基于晶体管栅极氧化物击穿的组合现场可编程门阵列的制作方法

专利名称：基于晶体管栅极氧化物击穿的组合现场可编程门阵列的制作方法
技术领域：
本发明涉及现场可编程门阵列(FPGA)，尤其涉及一种基于晶体管栅极氧化物击穿的、既允许通过电荷刷新实现动态可再编程又允许非易失一次性可编程的现场可编程门阵列。
背景技术：
FPGA作为逻辑和/或处理元件的应用正日益增多。
一种类型的FPGA利用SRAM单元，它需要六个晶体管。SRAM用来提供可配置或可编程的开关。编程典型地以位图形式存储于芯片外的非易失性存储器中。通过首先编程非易失存储器来给基于SRAM的FPGA编程。然后，来自非易失存储器的位流(bit stream)从非易失存储器加载到SRAM。接着使用SRAM控制FPGA。这种多芯片解决方案导致大的形状因素和较高的成本。
另一种类型的FPGA基于反熔丝技术。虽然它被广泛地接受，但反熔丝技术需要特别的熔丝制造工艺。此外，基于反熔丝技术的FPGA只能进行一次编程。
还有一种类型的FPGA基于快闪存储技术。然而，快闪存储技术需要相对更复杂的半导体制造工艺，因此增加了成本。另外，快闪存储器技术一般比先进的CMOS逻辑工艺落后一至两代。


图1是根据本发明一个技术方案的一部分FPGA的电路示意图。
图2是图1所示的一部分FPGA的局部布局图。
图3是表示图1-3所示FPGA单元工作的电压表。
图4是表示FPGA单元的可选实施例的工作的电压表。
图5是根据本发明另一个技术方案的一部分FPGA的电路示意图。
图6是表示图5所示FPGA单元工作的电压表。
图7是表示数据存储到图5所示单元上的时序图。
图8是根据本发明另一个技术方案的一部分FPGA的可选实施例。
图9是图8所示电路的顶部布局图。
图10是根据本发明形成的动态存储器阵列的一部分的示意图。
图11是图10的电路的顶视布局图。
具体实施例方式
公开了一种基于晶体管的FPGA，该晶体管具有超薄电介质，此电介质可以被强制击穿(软击穿或者硬击穿)从而设置漏电流的水平。一种适合的超薄电介质是在晶体管中使用的厚约50或更薄的高质量栅极氧化物，这通常是由目前可获得的先进CMOS逻辑技术普遍可提供的。这样的氧化物通常用沉积、从硅有源区进行氧化物生长、或者这些方法的一些组合而形成。其它适合的电介质包括氧化物-氮化物-氧化物复合物、化合物氧化物等等。
在下面的描述中，给出了大量的具体细节以便对本发明的实施例有一个透彻的理解。然而，相关领域的技术人员将会认识到本发明在没有一个或多个具体细节的情况下、或者采用其它的方法、元件、材料也可以实施。另外，为了避免本发明的某些方面被混淆，对一些大家所熟知的结构、材料或操作原理就不再详述或图解说明。
整个说明书中提到的“一个实施例”或“某个实施例”的含义是结合该实施例描述的具体特点、结构或特性包含在本发明的至少一个实施例中。因此，在本说明书中的各处所出现的“在一个实施例中”或“在某个实施例中”等措词不一定全指同一个实施例。而且，具体的特点、结构或特性可以在一个实施例或多个实施例中以任何合适的方式结合在一起。
本发明涉及到基于栅极氧化物击穿的快闪存储器设计，其由本发明人开发并转让给与本发明相同的受让人。这些例子示出于下列文献2001年9月18日提交的美国专利申请序列号为No.09/955,641,题为“SEMICONDUCTOR MEMORY CELL AND MEMORY ARRAY USING ABREAKDOWN PHENOMENA IN AN ULTRA-THIN DIELECTRIC”；2001年12月17日提交的美国专利申请序列号为No.10/024,327，题为“SEMICONDUCTOR MEMORY CELL AND MEMORY ARRAY USING A BREAKDOWNPHENOMENA IN AN ULTRA-THIN DIELECTRIC”；2001年10月17日提交的美国专利申请序列号为No.09/982,034，题为“SMART CARDHAVING NON-VOLATILE MEMORY FORMED FROM LOGIC PROCESS”；2001年10月17日提交的美国专利申请序列号为No.09/982,314，题为“REPROGRAMMABLE NON-VOLATILE OXIDE MEMORY FORMED FROM LOGICPROCESS”；和2002年4月26日提交的美国申请序列号为No.10/133,604，题为“HIGH DENSITY SEMICONDUCTOR MEMROY CELLAND MEMORY ARRAY USING A SINGLE TRANSISTOR”，这中引入上面的每一篇文献作为参考。
图1表示的是根据本发明形成的FPGA阵列100的例子。这个阵列100是两列乘以两行的阵列，但是应理解该阵列可以是任意的大小。阵列100包括四个存储单元102，每一个都包括选择晶体管104、电容器106和开关108。
检查例如位于第一行R1和第一列C1(这里也称为“位线”或者“列位线”)的交点处的存储单元102，存储单元102中选择晶体管104的栅极连接到读位线(BLR)线。选择晶体管104的漏极连接到行线R1(这里也称为“字线”或“行字线”)，选择晶体管104的源极连接到电容器106的一端。电容器的另一端连接到列位线(BL)。
开关108的栅极也连接到选择晶体管104的源极，因而，连接在该源极和电容器106的一端之间。这个连接点被称为开关控制节点。开关108的源极和漏极以“菊花链”的形式与该列所共用的其它开关相连接。
从下面将看出，在编程步骤中，将相对高的电压加在所选择行和所选择列的电容器106上，以便击穿电容器106的栅极氧化物。在一个实施例中，图1所示的其它存储单元102也由位于列位线Cx和行字线Ry交点处的相同单元102形成，其中y＝1到N，且N是行的总数，x＝1到M，且M是列的总数。
使用存储单元102作为图1中FPGA 100的编程元件是有利的，因为这些元件可以通过仅仅使用单个多晶硅沉积步骤的许多常规CMOS工艺制造，而不需增加任何掩模步骤。这与需要至少两个多晶硅层的“浮栅”型FPGA闪存相反。这也与需要特殊处理步骤的反熔丝型FPGA相反。此外，随着现代技术的发展，电容器和晶体管的尺寸能够做得非常小。例如，当前的0.18微米，0.13微米和更小线宽的工艺将使FPGA的密度大大提高。
虽然仅展示了一个2×2的FPGA阵列100，但实际上当使用例如先进的0.13μm CMOS逻辑工艺制造时，这种FPGA阵列可以包含数万个甚至几百万个单元。随着CMOS逻辑工艺的进一步提高，甚至将实现更大的阵列。
图2是一部分FPGA阵列100的局部布局图200。图2的布局图适用于先进的CMOS逻辑工艺。术语MOS通常理解为属于包括掺杂的多晶硅和其它良导体的任何栅极材料，以及并不局限于二氧化硅的各种不同类型的栅极电介质，并且这里就是如此使用该术语的。例如，电介质可以是任何类型的电介质，比如在施加一段时间的电压后就会发生硬击穿或软击穿的氧化物或氮化物。在一个实施例中，使用了约50埃厚(对于0.25μm工艺为50，对于0.18μm工艺为30，对于0.13μm工艺为20)的热生长栅极氧化硅。
FPGA阵列100最好是采用格栅方式布局，其中列线如C1和C2与行线如R1和R2垂直。图2示出了排列为一列乘以两行的两个单元102。从图2可以看到，金属一(M1)线用来连接开关(SW)的栅极和电容器106的一端。此外，选择晶体管(ST和104)的漏极通过n+扩散接触、金属一、通孔一和金属二(M2)连接到字线。另外，可以看出所有的器件(选择晶体管104，电容器106和开关108)都由低电压(LV)氧化物上的多晶硅层形成。
现在，参照图3所示的说明性电压来解释FPGA阵列100的工作。应理解，这些电压是说明性的，在不同的应用中或当使用不同的工艺技术时，很可能就要使用不同的电压。在编程过程中，FPGA阵列100中的各个单元暴露在四种可能的编程电压组合其中之一下，这些电压组合示于图3中的行301、303、305和307。读电压示于行309、311、313和315。假定FPGA单元102(注意对于FPGA 100中所有的单元来说，图2中的单元102是一般的参考单元)被选择用于编程，并且其位于R1和C1交点处。被选择的存储单元102指的是在选定的行和选定的列(“SR/SC”)处的单元。如行301上所显示的，被选择的字线R1上的电压(指定为Vwl或“字线上的电压”)是0伏，位线C1上的电压(指定为Vbl或“位线上的电压”)是8伏。此外，被选择的读位线上的电压(指定为Vblr或“读位线上的电压”)是3.3伏。
该组电压致使选择晶体管104处于“导通”，从而将0V电压从字线施加给电容器106的一端。电容器106的另一端连接到8V的位线(Vbl)。因此，电容器106两端的电压是8V。电容器106的栅极氧化物被设计成在这一电位差下被击穿，从而对FPGA单元编程，这将在下面进一步解释。当电容器106的氧化物击穿时，其将电容器106转化为电阻器。
应理解，所施加电压的精确幅度取决于栅极氧化物厚度和其它因素。因此，例如对于0.13微米的CMOS工艺来说，一般栅极氧化物较薄，因而电容器106两端需要较低的电压差。
在R1和C1是被选择的行和列的情况下，考虑对位于被选择的行和未选择的列(“SR/UC”)如R1和C2的交点处的FPGA单元102的影响。如行305所示，字线R1上的电压是0V，未选择的读位线的电压(Vblr)是0，未选择的位线C2上的电压是0。因为选择晶体管104的栅极上是0V，在这些条件下FPGA单元102不进行编程。
在R1和C1是被选择的行和列的情况下，考虑对位于被选择的列和未选择的行(“UR/SC”)例如R2和C1交点处的FPGA单元102的影响。如行303所示，未选择字线R2上的电压是3.3V，被选择的读位线的电压(Vblr)是3.3V，位线C1上的电压是8V。因为读位线电压是3.3V，因此使得选择晶体管104处于“导通”条件下，允许字线上的3.3V电压施加到电容器106的一端。该电容器的另一端依赖于位线上的电压，或者在这种情况下为8V。这造成电容器106的栅极氧化物两端的电位差为4.7V。存储单元102被设计为在这些条件下不进行编程。
在R1和C1是被选择的行和列的情况下，考虑对位于未选择的列和未选择的行(“UR/UC”)例如R2和C2交点处的FPGA单元102的影响。如行307所示，未选择的字线R2上的电压是3.3V，未选择的读位线的电压(Vblr)是0伏，未选择的位线C2上的电压为0V。因为选择晶体管104的栅极是0V，因此选择晶体管处于“截止”位置，使电容器106的一端浮置。电容器106的另一端借助于其与位线的连接而处于0V。在这些条件下，FPGA单元102不进行编程。
在FPGA单元102通过电容器106的栅极氧化物击穿而被编程后，单元102的物理特性也被改变。特别地，电容器106变成电阻性元件。注意，在编程过程中，尽管选择晶体管氧化物上的电压(即，选择晶体管104的栅极上的3.3V电压)高于典型电压(对0.18微米CMOS而言是1.8V)，但由于编程时间很短(一般小于几秒)，这个较高的电压不会使选择晶体管104的栅极氧化物击穿。
FPGA阵列100以下述方式读取。在被选择的列位线(“SC”)上加1.8-3.3V的读取选择电压，在被选择的位线读上加1.8V的读取选择电压(Vblr)，在被选择的行字线(“SR”)上加0V电压。注意这些电压值对应于典型的0.18微米CMOS工艺。更小更先进的CMOS工艺一般使用更低的电压。例如，对于0.13微米CMOS工艺而言，在被选择的列位线和被选择的读位线上的读取选择电压约为1.2V。
假定R1和C1是被选择的行和列(“SC/SR”)，并且对该交点处的FPGA单元102编程。如行309所示，1.8-3.3V的电压(读取选择电压)通过位线C1施加给电容器106的一端。注意，较高的位线电压能够使得从位线感测到更高的读取电流。此外，选择晶体管104的栅极具有通过读位线施加的1.8V电压，并且将0V电压通过字线R1施加给选择晶体管104的漏极。这使得选择晶体管104处于“导通”。然而，即使选择晶体管处于“导通”，但是选择晶体管两端仍存在一定量的阻抗。此外，电容器106两端存在1.8-3.3V的电压，其如果被编程，会使泄漏电流(一般10微安以上)从被选择的列位线流向被选择的行字线。实际上，被编程的电容器106和选择晶体管104构成分压器，其中间节点连接到开关108的栅极。该分压器的结果是将足以导通开关108的电压置于开关108栅极上。如果单元102先前没有被编程，那么电容器106具有比选择晶体管104高得多的阻抗。此外，因为选择晶体管是导通的，因此使得0V的字线电压置于开关108上，使开关108截止。
在R1和C1是用于读操作的被选择行和列的情况下，考虑对位于被选择列和未选择行(“UR/SC”)例如R2和C1交点处的单元102的影响。如行311所示，1.8-3.3V的电压(读取选择电压)通过位线C1施加给电容器106的一端。此外，选择晶体管104的栅极具有通过读位线施加的1.8V电压，并且通过字线R1给选择晶体管104的源极施加1.8V的电压。这使得选择晶体管104处于“截止”。
在R1和C1是用于读操作的被选择的行和列的情况下，考虑对位于未选择列和被选择行(“SR/UC”)例如R1和C2交点处的单元102的影响。如行313所示，0V的电压(读取选择电压)通过位线C2施加给电容器106的一端。此外，选择晶体管104的栅极具有通过读位线施加的0V电压，并且通过字线R1给选择晶体管104的漏极/源极施加0V电压。在这些条件下，从字线到位线没有电流流过。
在R1和C1是用于读操作的被选择行和列的情况下，考虑对位于未选择列和被选择行(“UR/UC”)例如R2和C2交点上的单元102的影响。如行315所示，0V的电压(读取选择电压)通过位线C2施加到电容器106的一端。此外，选择晶体管104的栅极具有通过读位线施加的0V电压，并且通过字线R2给选择晶体管104的漏极/源极施加1.8V电压。在这些条件下，由于被选择的器件104处于截止状态，因此从字线到位线没有电流流过。
在操作过程中，采用了下列电压值。首先，施加0伏的字线电压。接着，施加1.8V的位线电压，并且施加0-0.8伏的位线读电压。施加0-0.8伏的Vblr以便使选择晶体管104处于弱导通状态，因而只出现了最小的泄漏电流(在nA的数量级)。
在图1-3所描述的实施例中，开关108的栅极电压通常等于或者小于Vcc(对于0.18微米CMOS工艺而言为1.8V)。因而，开关108仅能够传递Vcc-Vt。这将影响FPGA电路的速度性能。在可选择的实施例中，开关108和选择晶体管104的栅极氧化物形成得更厚，例如用于输入/输出器件中的栅极氧化物。例如，开关108和选择晶体管104的栅极氧化物厚度可大约为60埃或更厚的数量级。电容器106的栅极氧化物应维持在对于特定的CMOS工艺而言的常规厚度，例如对于0.18微米CMOS工艺来说为30埃。用于该选择实施例的编程和读取电压示于图4。
在该选择实施例中，在读和编程操作过程中，位线电压可被偏置到3.3V(与图1-3的实施例中的1.8V相比)。在开关108的栅极上将有3.3V的电压，因此使用额外驱动栅极电压能完全传递Vcc。因而，被编程的开关将有非常低的阻抗以提高速度性能。
虽然上面对于FPGA的描述相对于现有技术提供了重大的改进，但是，可以进行进一步的改进以便包含如图5-11的实施例中所示的动态可再编程能力。例如，转到图5，所示的FPGA阵列包括写晶体管(Tw)、由薄栅极氧化物上的栅极多晶构成的编程电容器(Cp)、和用来控制编程逻辑的控制开关器件(Tsw)。图5所示结构与图1的相似，但是，当存储器阵列用作动态存储器时操作是不同的。非易失性存储器的操作与上面描述的操作相同。请注意，图5中使用了新的命名，其中Bw(等价于Blr)是用于写入的位线，Bp(等价于Bl)是用于非易失性编程的位线，WL是字线，Vg-sw是开关栅极电压。
重要的是，在“硬”非易失性编程(给Cp施加电压以便击穿Gox)之前，通过存储在开关栅极和Cp中的电荷的持续写入或刷新，可以将该单元用作动态存储器。以这种方式，阵列还可以用作DRAM型存储器件。具体地，在图6中详细显示了单元操作。
写入或刷新(重写)是通过选择所有的WL(行字线)线和一个写列位线(Bw)逐列进行的。“1’s”的写入或刷新是通过设置Vwl为高(Vcc)来进行的，“0’s”是通过设置Vwl为低(0伏)进行的。未选择的列(Vbw)均是0伏。因此，如图6所示，如果单元将被写入“1”，那么Bw线是高，Bp线是低，并且WL是高。如果单元将被写入“0”，那么Bw线是高，Bp线是低，并且WL是低。
在一个例子中，对于0.18μm工艺来说Vcc＝1.8V。为了能使写晶体管Tw(其一般实现为NMOS晶体管)完全通过“1”，在某些实施例中，在更高速度和更低功耗的FPGA逻辑电路中采用较低的Vdd(例如1.8V-1.2V)是有利的。
例如，假定图5的存储器阵列将被用作动态存储器，并将被写入动态数据。在这种操作中，特定列的“位流”(该位流例如可以是FPGA的开关控制数据)例如是从芯片外或者芯片上EPROM或者闪存加载到WL移位寄存器(图中未显示)的。如果有1024个WL(行)，就有1024位数据将被读到1024位移位寄存器中。然后选择的列Bw处于Vcc，列中的1024位通过移位寄存器在Vcc同时被写入“1’s”，在0伏同时被写入“0’s”。
在第一列被写入(与刷新同义)后，第二列的位流加载到移位寄存器，选中并刷新第二列(Bw)。这种操作逐列地重复，直到最后一列被写入或刷新为止。从第一列，第二列......等等再次重复该过程。因而，这些列以连续的方式恒定地刷新。
对于一列，写入或刷新的时间是几个nS到几个μS的数量级。如果有1024列，那么刷新循环时间在几个μS到几个mS范围内。在一个实施例中，这段时间范围内开关栅极上存贮的电荷不会减少10％以上。
在写入或刷新过程中，波形具有WL和Bw上的时序，使其设计成以避免存贮于控制开关Tsw栅极上数据被放电。更具体地，在Bw(Vblr)变成Vcc之前，具有“1”的WL应准备好处于Vcc，其导通选择的NMOS开关(Tw)来刷新。此外，在WL降回到0伏之前，Bw(Vblr)应变成0伏来截止被选择的NMOS。这在图7中示出。写入或刷新“0”是类似的，但是Vwl处于0伏而不是Vcc。此外，在连续的列刷新之间的周期中，Vwl被设置在Vwb(低)的偏压，以减少当通常使用深亚微米工艺时出现的由Tw源极漏极泄漏(Idoff)引起的泄漏电流。
注意，由于逐列地进行写入或刷新，因此列(位线)的刷新过程不需要专门的解码电路。相反的，可以使用简单的闭环移位寄存器链。
本发明的动态存储器使用刷新或重写，但不读取。本发明的动态存储器的读取一般将破坏所存贮的数据或扰乱被控制开关的栅极电压。与之相比较的是，在常规的DRAM中存贮的数据或电荷必须首先被读出，然后通过刷新操作恢复数据。这样防止了DRAM单元直接用于需要静态来提供“截止”或“导通”转换的FPGA开关控制。
上述存储器阵列的双重性有很多应用。通过兼有成为动态存储器和非易失性存储器的能力，有助于原型应用(prototypingapplications)。在这些类型的应用中，用户需要多次编程FPGA芯片，并且在完成设计后，用户可以如上所述永久性地编程FPGA。
从上面可以看出，用恒定写入来刷新开关存储器需要连续地从非易失性存储器(外部或内部的)读取设计位图。对大FPGA芯片来说，需要极高密度结构的非易失性存储器，存取速度、数据移入速度、刷新周期时间和I/O错误等等都将是限制因素。
为了解决上述问题，根据本发明的另一个实施例，平行地增加小的感测器件(Ts)、二极管(Td)和感测位线(Bs)，如图8所示。该实施例不需要恒定地从非易失性存储器刷新，而是自刷新。
自刷新过程有两个操作步骤感测和刷新。在感测操作中，所有被选择的WL将被预充电到高(～Vcc)，并且被选择的感测列(Bs)被下拉到低(在0伏特和Vcc/2之间)。此外，所有未被选择的Bs将保持或预充电到高(在Vcc-Vt和Vcc之间)以防止任何泄漏电流从WL线穿过具有“1”的单元(存贮正电荷并且Ts是导通的)到达未被选择的BS线。以这种方式，仅仅选择一个WL上的一个单元。如果被选择的FPGA单元是“1”，那么感测器件(Ts)就导通，因此它就可以传导感测电流(Isn)并把WL下拉到低。如果FPGA单元是“0”(截止)，那么感测器件将被关断，没有电流，并且WL将保持在高。因而，感测和刷新电路可以感测和记忆(锁存数据)被选择列上的单元的状态，并将其刷新。图8所示是用于感测、写入和非易失性编程的偏置条件。图9是顶部布局图。
应注意，二极管(Td)可以以相同的极性放置在感测器件(Ts)的任意一侧。它也可以被置在相反的极性上，同时设置适当的偏置来防止未被选择列上的泄漏电流。
还应注意的是，可以通过使用其栅极连接到源端或者漏端的MOS器件的栅控二极管、或者通过使用P-N结来形成二极管Td。该FPGA单元阵列还可以用位于N阱中或N型衬底上的PMOS器件构成。
如图10-11所示，没有开关器件的单元阵列也可以用作基于标准CMOS工艺的DRAM存储器，但是感测电路极大地被简化了。再者，二极管可以放在感测器件的任意一侧以便防止未选中器件的泄漏，该二极管可以由栅控MOS器件构成。其也可以用PMOS器件制成。
因此，综上所述，本发明披露了(1)使用动态存储器来控制可编程开关的FPGA单元。
(2)动态存储器恒定地被刷新，而不将其读出以破坏存贮的数据或扰乱被控开关的栅极电压。与之相反的是，在常规DRAM中存贮的数据或电荷首先被读出，接着通过刷新操作恢复数据。
(3)动态存储器有感测器件(Ts，Td)和感测位线(Bs)，其可以在不扰乱存贮电荷或破坏数据的情况下实现存储器的感测。此外，还允许极高的感测电流；因此不需要像DRAM存储器中那样的专用感测放大器。
(4)将从0到Vt范围内的偏压(Vwb)加到WL上，以防止由将数据“1”放电引起的写晶体管(Tw)的泄漏。这意味着刷新周期时间大大地增加。
(5)给动态存储器添加编程电容器(Cp)和编程位线(Bp)，使其成为非易失性可编程。
(6)感测、写入或刷新是以逐列基础进行的。
(7)可以用标准的CMOS逻辑工艺制造该阵列，并且不需要工艺调整。常规的DRAM需要特殊的工艺调整。
(8)没有开关器件的单元阵列也可以用作基于标准CMOS工艺的DRAM存储器，可以极大地简化感测电路。
在这里所提出的本发明的描述及其应用是说明性的，并不是限制发明的范围。对这中公开的实施例进行改变和修正都是可能的，实施例的各个元件的选择和等效对于本领域普通技术人员来说是公知的。例如，各个例子中所提出的各个电压仅仅是说明性的，可以在一个电压范围内判断选择精确的电压，而且电压的选择无论如何都与器件的特性相关。为了叙述存储器中通常使用的线类型，使用了行字线、列位线等术语，但有些存储器对这些词语可能有另外的叫法。此外，不同的掺杂类型可以颠倒，使得上述的n沟道晶体管可以被p沟道晶体管所代替。在不背离本发明的范围和精髓的情况下可以对本文所公开的实施例作出其它的改变和修正。
权利要求
1.一种单元，这种单元可用作用于存储数据的动态存储器单元或者用于编程的现场可编程门阵列(FPGA)单元，该单元用于具有列位线、读位线和行字线的阵列中，该单元包括具有第一端和第二端的电容器，所述第一端连接到列位线，所述第二端连接到开关控制节点；具有栅极、源极和漏极的选择晶体管，所述栅极连接到所述写位线，所述源极连接到所述开关控制节点，所述漏极连接到行字线；和通过所述开关控制节点控制的开关，其中所述开关控制节点将数据存储作为指示一或者零的电压。
2.权利要求1的单元，其中所述开关是MOSFET，所述MOSFET的栅极连接到所述开关控制节点。
3.权利要求1的单元，其中通过导通所述选择晶体管并且将数据放在所述行字线上，从而将所述数据放到所述开关控制节点上。
4.权利要求1的单元，其中所述电容器的所述第一端、所述选择晶体管的所述栅极和所述开关的栅极由相同的多晶硅层形成。
5.一种操作双模式单元的方法，该单元连接到行字线、列写入位线、读位线，所述单元包括具有第一端和第二端的电容器，所述第一端连接到所述列写入位线，所述第二端连接到开关控制节点；具有栅极、源极和漏极的选择晶体管，所述栅极连接到所述读位线，所述源极连接到所述开关控制节点，所述漏极连接到行字线；和通过所述开关控制节点控制的开关，该方法包括当所述单元作为现场可编程门阵列(FPGA)单元工作并且将被编程时，(1)给所述列位线施加第一电压；(2)导通所述选择晶体管；和(3)给选择的行字线其中之一施加第二电压，其中第一电压和第二电压在所述电容器两端形成电势差以击穿所述电容器的电介质，将所述电容器转变成电阻性器件；当所述单元作为动态存储器单元工作以存储数据时，(1)导通所述选择晶体管；(2)通过所述行字线给所述开关控制节点施加所述数据，其中所述开关控制节点将所述数据存储为指示一或者零的电压。
6.权利要求5的方法，进一步包括当所述单元作为动态存储器单元工作时，周期性地刷新所述数据。
7.权利要求5的方法，其中在除去所述行字线上的数据之前，使所述选择晶体管截止。
8.一种单元，该单元可以用作用于存储数据的动态存储器单元或者用于编程的现场可编程门阵列(FPGA)单元，该单元用于具有列位线、读位线和行字线的阵列中，该单元包括具有第一端和第二端的电容器，所述第一端连接到列位线(Bp)，所述第二端连接到开关控制节点；具有栅极、源极和漏极的选择晶体管，所述栅极连接到所述写位线(Bw)，所述源极连接到所述开关控制节点，所述漏极连接到行字线(WL)；通过所述开关控制节点控制的开关，其中所述开关控制节点将数据存储为指示一或者零的电压；用于确定所述开关控制节点上的电压的感测器件。
9.权利要求8的单元，其中所述开关是MOSFET，所述MOSFET的栅极连接到所述开关控制节点。
10.权利要求8的单元，其中通过导通所述选择晶体管并且将数据放到所述行字线上，从而将所述数据放到所述开关控制节点上。
11.权利要求8的单元，其中所述电容器的所述第一端、所述选择晶体管的所述栅极和所述开关的栅极由相同的多晶硅层形成。
12.权利要求8的单元，其中感测器件是晶体管，其栅极连接到所述开关控制节点，其漏极连接到感测位线(Bs)，其源极连接到所述字线(WL)。
13.权利要求12的单元，还包含与所述感测器件串联并且连接在所述行字线和所述感测位线之间的二极管。
14.一种单元，该单元可以用作用于存储数据的动态存储单元，该单元用于具有列位线、读位线和行字线的阵列中，该单元包含具有第一端和第二端的电容器，所述第一端连接到列位线(Bp)，所述第二端连接到开关控制节点，所述开关控制节点存贮所述数据；具有栅极、源极和漏极的选择晶体管(Tw)，所述栅极连接到所述写入位线(Bw)，所述源极连接到所述开关控制节点，所述漏极连接到行字线；和用于确定所述开关控制节点上的数据的感测器件。
15.权利要求14的单元，其中通过导通所述选择晶体管并且将数据放到所述行字线上，从而将数据放到所述开关控制节点上。
16.权利要求14的单元，其中所述电容器的所述第一端、所述选择晶体管的所述栅极和所述开关的栅极由相同的多晶硅层形成。
17.权利要求14的单元，其中感测器件是晶体管，其栅极连接到所述开关控制节点，其漏极连接到感测位线(Bs)。
18.权利要求17的单元，还包含了与所述感测器件串联并且连接在所述行字线和所述感测位线之间的二极管。
全文摘要
披露了一种单元，该单元可以用作用于存储数据的动态存储器单元或用于编程的现场可编程门阵列(FPGA)单元。该单元包括具有于列位线连接的第一端和与开关控制节点连接的第二端的电容器。选择晶体管具有与读位线连接的栅极、与开关控制节点连接的源极和与行字线连接的漏极。开关控制节点将数据存储为指示一或者零的电压。
文档编号H03K19/177GK1664955SQ20051000647
公开日2005年9月7日 申请日期2005年2月3日 优先权日2004年2月3日
发明者J·Z·彭, Z·刘, F·叶, M·D·弗利斯勒 申请人:基洛帕斯技术公司