低电磁干扰的逻辑闸装置的制作方法

文档序号:7508945阅读:243来源:国知局
专利名称:低电磁干扰的逻辑闸装置的制作方法
技术领域
本发明涉及一种数字逻辑闸的技术领域,尤指一种低电磁干扰的逻辑闸装置。
背景技术
现代的电子产品,功能越来越强大,电子线路也越来越复杂。一个好的电子产品,除了产品本身的功能外,电磁干扰(Electromagnetic Interference、EMI)对产品的品质和技术性能指针产生非常关键的影响。电磁干扰(EMI)的问题变成电子产品设计中的主要问题。先进的计算机辅助设计(CAD)在电子线路设计方面拓宽了电路设计师的工作能力。但对于电磁干扰(EMI)的问题,计算机辅助设计(CAD)的帮助却很有限。
针对逻辑闸的电磁干扰(EMI)问题,公知技术使用长信道(long channel)的PMOS或NMOS晶体管,以降低逻辑闸中的瞬时电流(transient current),以减少逻辑闸的电磁干扰(EMI)问题。然而,此种使用长信道晶体管技术,由于信道长度增加,逻辑闸的面积也增加,会产生成本增加的问题。同时,制程改变时,晶体管信道长度需重新调整,增加制程的复杂。另一公知技术使用限流电阻(current-limited resistor),以降低逻辑闸中的瞬时电流。如图1所示,是在PMOS晶体管120的源极与Vdd之间增加一电阻110,并在NMOS晶体管130的源极与地之间增加一电阻140。通过限流电阻110、140以降低瞬时电流。此虽可减少逻辑闸的电磁干扰(EMI)问题,然而逻辑闸的面积也相对增加。因此公知逻辑闸的电磁干扰(EMI)解决方法仍有诸多缺点而有予以改进的必要。

发明内容
本发明的目的是在提供一种低电磁干扰(EMI)的逻辑闸装置,以避免公知技术电磁干扰(EMI)的问题,同时避免公知技术所产生逻辑闸面积增加的问题。
依据本发明的一特色,是提出一种低电磁干扰的逻辑闸装置,该逻辑闸装置主要包含一数字逻辑闸及一限流电路。该数字逻辑闸用以提供一相关数字逻辑功能;该限流电路耦合至该数字逻辑闸,对该数字逻辑闸提供一固定的电流,借以降低该数字逻辑闸的瞬时电流,以降低该数字逻辑闸切换时所产生的电磁干扰。
依据本发明的另一特色,是提出一种低电磁干扰的逻辑闸装置,该逻辑闸装置主要包含一电流镜电路、一数字逻辑闸、一限压电路及一限流电路。该电流镜电路该连接至一高电位,经由一节点A提供一固定的电流;该数字逻辑闸,用以提供一相关数字逻辑功能;该限压电路经由节点A耦合至该电流镜电路及该数字逻辑闸,并固定节点A的电压值,以对该数字逻辑闸提供固定的电压,借以降低该数字逻辑闸的输出电压摆幅;该限流电路经由节点A耦合至该电流镜电路及该数字逻辑闸,对该数字逻辑闸提供一固定的电流,借以降低该数字逻辑闸的瞬时电流;其中,通过降低该数字逻辑闸的输出电压摆幅及瞬时电流,以降低该数字逻辑闸切换时所产生的电磁干扰。
由于本发明设计新颖,能提供产业上利用,且确有增进功效,故依法申请发明专利。


图1是公知限流电阻以降低瞬时电流的示意图。
图2是本发明的一种低电磁干扰的逻辑闸装置的方块图。
图3是本发明的一种低电磁干扰的逻辑闸装置的电路图。
图4是本发明的限压电路的等效电路图。
图5A是公知数字逻辑闸运作于100KHz时Idd的仿真示意图。
图5B是公知数字逻辑闸运作于100KHz时Idd的频谱示意6A是本发明数字逻辑闸运作于100KHz时Idd的仿真示意图。
图6B是本发明数字逻辑闸运作于100KHz时Idd的频谱示意图。
图号说明电阻 110PMOS晶体管120NMOS晶体管130电阻 140限压电路 210限流电路 220数字逻辑闸230电流镜电路240非闸 231与非门232或非门233电流源241电流源2具体实施方式
图2是本发明的一种低电磁干扰的逻辑闸装置的方块图,该逻辑闸装置主要包含一电流镜电路240、数字逻辑闸230、一限压电路210及一限流电路220。该电流镜电路240连接至一高电位Vdd,经由一节点A提供一固定的电流I2。
该数字逻辑闸230用以提供一相关数字逻辑功能。该数字逻辑闸230可为一非闸(not gate)231、一与非门(nand gate)232、一或非门(nor gate)233基本逻辑闸,或是该等基本逻辑闸的组合。
该限压电路210经由节点A耦合至该电流镜电路240及数字逻辑闸230,对该数字逻辑闸230提供一固定的电压,借以降低该数字逻辑闸230的输出电压摆幅(voltage swing),以降低该数字逻辑闸230切换时所产生的电磁干扰。
限流电路220经由节点A耦合至该电流镜电路240及数字逻辑闸230,对该数字逻辑闸提供一固定的电流,借以降低该数字逻辑闸230的瞬时电流,以降低该数字逻辑闸230切换时所产生的电磁干扰。
图3是本发明的一种低电磁干扰的逻辑闸装置的电路图。电流镜电路240由PMOS晶体管M5、M6及一电流源241所组成。晶体管M5的源极连接至一高电位Vdd,其栅极连接至其漏极、PMOS晶体管M6的栅极及电流源241的正端。电流源241的另一端连接至地。PMOS晶体管M6的源极连接至一高电位Vdd,其漏极连接至节点A,经由节点A提供一固定的电流I2。该高电位Vdd的电压可为5.0、3.3或2.5伏特。
该限压电路210包含一PMOS晶体管M1及一NMOS晶体管M2。晶体管M1的源极连接至节点A,其栅极连接至其漏极、晶体管M2的栅极及晶体管M2的漏极。晶体管M1的源极连接至地。该PMOS晶体管M1及NMOS晶体管M2是形成一种二极管连接方式(diode-connected)连接。图4是该限压电路210的等效电路图。由图可知,不论高电位Vdd的电压为何,节点A的电压VA为2VD,其中,VD为二极管在顺向偏压(forward-biased)条件下的导通电压(cut-in voltage)。VD一般在0.6伏特之间,故节点A的电压VA为1.2伏特。
该限压电路210通过节点A对该数字逻辑闸230提供一低于正常高电位Vdd的固定电压(2VD),借以降低该数字逻辑闸230的输出电压摆幅,而达到降低该数字逻辑闸230切换时所产生的电磁干扰。
该限流电路220由一PMOS晶体管M3、NMOS晶体管M4、M7及电流源221所组成。晶体管M3的源极连接至节点A,其栅极连接至其漏极、晶体管M4的漏极。晶体管M4的源极连接至地,其栅极连接至电流源221的一端、晶体管M7的栅极及漏极。晶体管M7的源极连接至地。电流源221的另一端连接至高电位Vdd。
由于晶体管M7的VGS等于晶体管M4的VGS,故流经晶体管M4的电流等于流经晶体管M7的电流,也等于电流源221的电流(I1)。晶体管M3与晶体管M4串接,所以流经晶体管M3的电流为I1。非闸231中晶体管M8、与非门232中晶体管M9及或非门233中晶体管M10的VGS等于晶体管M3的VGS,故流经非闸231、与非门232及或非门233的电流均为I1。限流电路220经由节点A对该数字逻辑闸提供一固定的电流(I1),借以降低该数字逻辑闸230的瞬时电流,而达到降低该数字逻辑闸230切换时所产生的电磁干扰。
图5A是公知数字逻辑闸运作于100KHz时Idd的仿真示意图,图5B为Idd的频谱示意图。由图5A及5B可知,该公知数字逻辑闸所耗费的峰值电流(peakcurrent)为117微安培(uA),其电磁干扰(EMI)为-121dB。图6A是本发明数字逻辑闸运作于100KHz时Idd的仿真示意图,图6B为Idd的频谱示意图。由图6A及6B可知,本发明数字逻辑闸所耗费的峰值电流为18.7微安培(uA),其电磁干扰(EMI)为-153dB。本发明可较公知技术在电磁干扰(EMI)改进32dB。
由上述说明可知,本发明利用一个或若干个二极管压降来当作数字逻辑闸的高电位,以减少数字逻辑闸的输出电压摆幅,而达到降低数字逻辑闸所产生的电磁干扰。同时,又使用限流电路对数字逻辑闸提供一固定的电流(I1),限制数字逻辑闸速度,借以降低数字逻辑闸的瞬时电流,以达到降低数字逻辑闸所产生的电磁干扰。相较于公知技术本发明具有容易于整合及低成本等优点。同时,也可降低公知技术所产生电磁干扰的问题。
上述较佳具体实施例仅是为了方便说明而举例而已,本发明所主张的保护范围自应以本发明的权利要求所述为准,而非仅限于上述实施例。
权利要求
1.一种低电磁干扰的逻辑闸装置,其特征在于该逻辑闸装置主要包含一数字逻辑闸,用以提供一相关数字逻辑功能;以及一限流电路,耦合至该数字逻辑闸,对该数字逻辑闸提供一固定的电流,借以降低该数字逻辑闸的瞬时电流,以降低该数字逻辑闸切换时所产生的电磁干扰。
2.如权利要求1所述的逻辑闸装置,其特征在于还包含一电流镜电路,连接至一高电位,经由一节点A提供一固定的电流;以及一限压电路,经由节点A耦合至该电流镜电路及该数字逻辑闸,并固定节点A的电压值,以对该数字逻辑闸提供固定的电压,借以降低该数字逻辑闸的输出电压摆幅,以降低该数字逻辑闸切换时所产生的电磁干扰。
3.如权利要求1所述的逻辑闸装置,其特征在于该限流电路为一电流镜。
4.如权利要求2所述的逻辑闸装置,其特征在于该限压电路包含一第一PMOS晶体管及一第一NMOS晶体管,该第一PMOS晶体管及第一NMOS晶体管系二极管连接方式连接。
5.如权利要求1所述的逻辑闸装置,其特征在于该数字逻辑闸可为一非闸。
6.如权利要求1所述的逻辑闸装置,其特征在于该数字逻辑闸可为一与非门。
7.如权利要求1所述的逻辑闸装置,其特征在于该数字逻辑闸可为一或非门。
8.一种低电磁干扰的逻辑闸装置,其特征在于该逻辑闸装置主要包含一电流镜电路,连接至一高电位,经由一节点A提供一固定的电流;一数字逻辑闸,用以提供一相关数字逻辑功能;一限压电路,经由节点A耦合至该电流镜电路及该数字逻辑闸,并固定节点A的电压值,以对该数字逻辑闸提供固定的电压,借以降低该数字逻辑闸的输出电压摆幅;以及一限流电路,经由节点A耦合至该电流镜电路及该数字逻辑闸,对该数字逻辑闸提供一固定的电流,借以降低该数字逻辑闸的瞬时电流;其中,通过降低该数字逻辑闸的输出电压摆幅及瞬时电流,以降低该数字逻辑闸切换时所产生的电磁干扰。
9.如权利要求8所述的逻辑闸装置,其特征在于该限流电路为一电流镜。
10.如权利要求8所述的逻辑闸装置,其特征在于该限压电路包含一第一PMOS晶体管及一第一NMOS晶体管,该第一PMOS晶体管及第一NMOS晶体管系二极管连接方式连接。
11.如权利要求8所述的逻辑闸装置,其特征在于该数字逻辑闸可为一非闸。
12.如权利要求8所述的逻辑闸装置,其特征在于该数字逻辑闸可为一与非门。
13.如权利要求8所述的逻辑闸装置,其特征在于该数字逻辑闸可为一或非门。
全文摘要
本发明提出一种低电磁干扰的逻辑闸装置,该逻辑闸装置主要包含一数字逻辑闸、一限压电路及一限流电路。该数字逻辑闸用以提供一相关数字逻辑功能;该限压电路耦合至该数字逻辑闸,对该数字逻辑闸提供一固定的电压,借以降低该数字逻辑闸的输出电压摆幅;该限流电路耦合至该数字逻辑闸,对该数字逻辑闸提供一固定的电流,借以降低该数字逻辑闸的瞬时电流;其中,通过降低该数字逻辑闸的输出电压摆幅及瞬时电流,以降低该数字逻辑闸切换时所产生的电磁干扰。
文档编号H03K19/0944GK1862966SQ200510069469
公开日2006年11月15日 申请日期2005年5月9日 优先权日2005年5月9日
发明者王耀祺, 张英堂, 潘敬文, 游进斌 申请人:凌阳科技股份有限公司
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