专利名称：具有低漏电流的电平移位器的制作方法
技术领域：
本发明通常涉及电平移位器电路领域，具体地说，涉及具有低漏电流的电平移位器电路领域。
背景技术：
图1是示出以不同电源电压电平工作的两个电路110和120的配置的方框图。第一电路110工作于电压电平Vcc和Vss之间，并输出也具有Vcc和Vss之间的电压电平的信号VSIG。接收所述信号VSIG的第二电路120工作于两个不同电压电平VPP和VBB(例如，VPP＞Vcc和VBB＜Vss)之间。
如果如图1所示，电路110和120被直接连接在一起，那么，当工作时，两个电路之一或这两个电路将出现不希望的高漏电流。这又会使该装置和任何一种包括该装置的电子设备或系统(例如存储设备)的功耗增加。
因此，为了解决这个问题，经常会在利用不同电源电压电平工作的两个电路之间设置电平移位器。在图1所示的例子中，在第一电路110的输出端和第二电路120的输入端之间需要高电平移位器和低电平移位器。
图2A示出了传统的高电平移位器200。电平移位器200接收具有两个电压电平Vcc和Vss的输入信号IN，并输出具有电压电平VPP和Vss的互补第一和第二输出信号OUT和OUTB，其中，VPP＞Vcc。
电平移位器200包括上拉晶体管205和215、下拉晶体管210和220和反相器250。由于从图2A可以很容易地看出和理解这些连接，所以，为简便起见，这里省略对晶体管205、210、215和220以及反相器250之间各种连接的解释。
图2B示出了高电平移位器200的输入信号IN和输出信号OUT。下面将参照图2B解释高电平移位器200的操作。
当输入信号IN具有所述低电压电平Vss时，下拉晶体管210截止，同时下拉晶体管220导通，将所述输出信号OUT下拉近似到Vss。输出信号OUT变低，接着使上拉晶体管205导通，将反相的输出信号OUTB上拉至近似VPP。同时，经反相的输出信号OUTB变高，接着使上拉晶体管215截止，从而确保输出信号OUT保持为低。
相反，当输入信号IN具有所述高电压电平Vcc时，下拉晶体管210导通，将经反相的输出信号OUTB拉低近似至Vss，同时下拉晶体管220截止。所述经反相的输出信号OUTB变低，从而使上拉晶体管215导通，并将所述输出信号OUT拉高近似至VPP。同时，输出信号OUT变高，从而使上拉晶体管205截止，以确保所述经反相的输出信号OUTB保持为低。
图3A示出了传统的低电平移位器300。电平移位器300接收具有两个电压电平Vcc和Vss的输入信号IN，并输出具有电压电平Vcc和VBB的互补第一和第二输出信号OUT和OUTB，其中，Vss＞VBB。图3B示出了所述低电平移位器300的输入信号IN和输出信号OUT。
传统低电平移位器300的连接和操作类似于图2A的高电平移位器300的连接和操作，因此，为简便起见，这里不再对其详细描述。
不幸的是，所述电平移位器200和300都受到不希望的高漏电流的伤害。例如，在图2中，当输入信号IN具有所述低电压电平Vss时，下拉晶体管210的Vgs是0伏。但是，即使当Vgs＝0伏时，小的漏电流可能流过所述下拉晶体管210。
美国专利6,385,099披露了另一种电平移位器，当处于待机模式时，这种电平移位器显现减小的漏电流。图4示出了在美国专利6,385,099中披露的电平移位器300的实施例。所述电平移位器400类似于电平移位器200，其区别在于图2中下拉晶体管210的源极被连接到Vss，而图4中下拉晶体管410的源极被连接到反相器450的输出端。因此，在待机模式下，当输入信号IN具有低电压电平Vss时，下拉晶体管410的源极被连接到高电压(例如，VPP)上。因此，下拉晶体管410的Vgs基本上为负，借此，与图2的下拉晶体管210相比较，充分减小了在待机模式下所流过的漏电流。
但是，在所述有源模式下，电平移位器400仍然显现不希望的高漏电流。
因此，希望提供一种电平移位器，它在待机模式和有源模式下都能够显现低漏电流。还希望提供一种具有低漏电流的电平移位器，它能够使高和低电压电平移位。
发明内容
根据本发明的一方面，一种电压电平移位电路包括第一级，用于接收具有电压电平Vcc和Vss的输入信号，其中，Vcc＞Vss，并输出互补第一和第二中间信号，其中，所述互补第一和第二中间信号具有电压电平VIhigh和VIlow，其中，VIhigh＞VIlow，第二级，用于接收所述第一和第二中间信号，并输出互补第一和第二输出信号，其中，所述互补第一和第二输出信号具有电压电平VOhigh和VOlow，其中VOhigh＞VOlow；其中VIhigh＞VOhigh或VIiow＜VOlow，和其中VOhigh＞Vcc和VOlow＜Vss。
在本发明的另一方面，一种电压电平移位器包括第一PMOS晶体管，其栅极接收具有电压电平Vcc和Vss的输入信号，其中Vcc＞Vss，其源极被连接到第一节点，其漏极被连接到第一输出节点；反相器，其输入端被连接到所述第一PMOS晶体管的栅极；第二PMOS晶体管，其栅极被连接到所述反相器的输出端，其源极被连接到第二节点，其漏极被连接到第二输出节点；第一NMOS晶体管，其栅极被连接到所述第二PMOS晶体管的漏极，其源极被连接到第一基准电位VBB，其中，VBB＜Vss，其漏极被连接到所述第一PMOS晶体管的漏极；和第二NMOS晶体管，其栅极被连接到所述第一PMOS晶体管的漏极，其源极被连接到所述第一基准电位VBB，其漏极被连接到所述第二PMOS晶体管的漏极，其中，至少是以下其中之一(a)所述第二节点被连接到所述第一PMOS晶体管的栅极；(b)所述第一节点被连接到所述第二PMOS晶体管的栅极。
根据本发明的再一方面，一种电压电平移位电路包括第一NMOS晶体管，其栅极接收具有电压电平Vcc和Vss的信号，其中，Vcc＞Vss，其源极被连接到第一节点，其漏极被连接到第一中间输出节点；反相器，其输入端被连接到所述第一NMOS晶体管的栅极，和其输出端被连接到所述第一节点；第二NMOS晶体管，其栅极被连接到所述反相器的输出端，其源极被连接到第二节点和其漏极被连接到第二中间输出节点；第一PMOS晶体管，其栅极被连接到所述第二NMOS晶体管的漏极，其源极被连接到第一基准电位VPP，其中VPP＞Vcc，其漏极被连接到所述第一NMOS晶体管的漏极；第二PMOS晶体管，其栅极被连接到所述第一NMOS晶体管的漏极，其源极被连接到所述第一基准电位VPP和其漏极被连接到所述第二NMOS晶体管的漏极；第三PMOS晶体管，其栅极被连接到所述第一中间输出节点，其源极被连接到所述第一基准电位VPP，和其漏极被连接到第一输出端；第四PMOS晶体管，其栅极被连接到所述第二中间输出节点，其源极被连接到所述第一中间输出节点，和其漏极被连接到第二输出节点；第三NMOS晶体管，其栅极被连接到所述第四PMOS晶体管的漏极，其源极被连接到第二基准电位VBB，其中VBB＜Vss，其漏极被连接到所述第三PMOS晶体管的漏极；和第四NMOS晶体管，其栅极被连接到所述第三PMOS晶体管的漏极，其源极被连接到所述第二基准电位VBB，和其漏极被连接到所述第四PMOS晶体管的漏极。
根据本发明的又一方面，一种电平移位器包括；第一电压电平移位电路，其接收具有电压电平Vcc和Vss的输入信号，其中Vcc＞Vss，并输出具有电压电平VIhigh和VIlow的中间信号，其中VIhigh＞VIlow，和第二电压电平移位电路，其从所述第一电压电平移位电路接收所述中间信号，并输出具有电压电平VOhigh和VOlow的输出信号，其中VOhigh＞VOlow。
其中，至少是下述两者之一(a)VIhigh＞VOhigh，和(b)VIlow＜VOlow。
根据本发明的又一方面，一种电平移位输入信号的方法包括在电平移位电路的第一级中接收具有电压电平Vcc和Vss的输入信号，其中Vcc＞Vss，从所述第一级中输出互补第一和第二中间信号，其中所述互补第一和第二中间信号具有电压电平VIhigh和VIlow，其中VIhigh＞VIlow；在所述电平移位电路的第二级中接收所述第一和第二中间信号；从所述第二级中输出互补第一和第二输出信号，其中，所述互补第一和第二输出信号具有电压电平VOhigh和VOlow，其中VOhigh＞VOlow，其中VIhigh＞VOlow或VIlow＜VOlow，和其中VOhigh＞Vcc和VOlow＜Vss。
根据本发明的再一方面，一种生成用于存储器电路的字线的方法包括在电平移位电路处接收具有电压电平Vcc和Vss的输入信号，其中Vcc＞Vss；从所述电平移位电路中输出第一中间信号，其中所述第一中间信号具有电压电平VIhigh和VIlow，其中VIhigh＞VIlow；在字线解码器处接收所述第一中间信号；从所述字线解码器中输出第二中间信号，其中所述第二中间信号具有电压电平VIhigh和VOlow；在字线驱动器处接收接收所述第二中间信号；从所述字线驱动器中输出字线信号，其中所述字线信号具有电压电平VOhigh和VOlow，其中，VOhigh＞VOLOW，其中VIhigh＜VOhigh，其中VIlow＜VOlow，和其中VOhigh＞Vcc和VOlow＜Vss。
图1示出了工作于不同电源电压电平的两个电路的配置；图2A示出了传统的高电平移位器；图2B示出了图2A的电平移位器的输入和输出信号波形；图3A示出了传统的低电平移位器；图3B示出了图3A的电平移位器的输入和输出信号波形；图4示出了另一传统的高电平移位器；图5A示出了显现低漏电流的两级电平移位器的第一实施例；图5B示出了图5A的电平移位器的输入和输出信号波形；图6A示出了显现低漏电流的两级电平移位器的第二实施例；图6B示出了图6A的电平移位器的输入和输出信号波形；图7示出了显现低漏电流的一级电平移位器的第一实施例；图8示出了显现低漏电流的一级电平移位器的第二实施例；图9示出了显现低漏电流的两极电平移位器的第三实施例；图10示出了显现低漏电流的两极电平移位器的第四实施例；图11示出了显现低漏电流的两极电平移位器的第五实施例；图12示出了显现低漏电流的两极电平移位器的第六实施例；图13示出了包括电平移位器和后续电路的传统配置；图14示出了包括具有低漏电流的电平移位器和后续电路的配置的第一
具体实施例方式
如在说明书和权利要求书中所使用的，短语“连接到”并不是必须在元件之间直接连接，而是，例如，当元件A被说成是连接到元件B时，这意味着元件A和元件B被电连接，从而使得在其间传输的信号的电和/或逻辑特征基本上不改变。
图5A示出了两极电平移位器500的第一实施例。电平移位器500接收具有两个电压电平Vcc和Vss的输入信号IN，并输出具有电压电平VPP(VOhigh)和VBB2(VOlow)的互补第一和第二输出信号OUT和OUTB，其中VPP＞Vcc；Vcc＞Vss；和Vss＞VBB2。
电平移位器500包括第一级525和第二级575。
第一级525包括上拉(PMOS)晶体管505和515、下拉(NMOS)晶体管510和520、和反相器550。由于从图5A可以很容易看到和理解在晶体管505、510、515和520以及反相器500之间的连接，因此，为简便起见，这里省略对这些连接的描述。第一级525接收具有两个电压电平Vcc和Vss的输入信号IN并输出具有电压电平Vcc(VIhigh)和VBB1(VIlow)的互补第一和第二中间信号A和B；其中Vss＞VBB1。
第二级575包括上拉(PMOS)晶体管555和565，和下拉晶(NMOS)体管560和570。由于从图5A可以很容易看到和理解晶体管555、560、565和570之间的各种连接，所以，这里为简便起见，省略对这些连接的描述。第二级575接收其中的每一个都具有两个电压电平Vcc和VBB1的所述中间信号A和B，并输出具有电压电平VPP(VOhigh)和VBB2(VOlow)的所述互补第一和第二输出信号OUT和OUTB，其中VBB2＞VBB1。
换言之，两极电平移位器500中的电压关系如下VPP(VOhigh)＞Vcc(VIhigh)＞Vss＞VBB2(VOlow)＞VBB1(VIlow)。
图5B示出了图5A的输入、中间和输出信号IN、A、B、OUT和OUTB。下面结合图5B解释高电平移位器500的操作。
当输入信号IN具有高电压电平Vcc时，上拉晶体管505截止，同时上拉晶体管515导通，从而将中间信号A拉高至近似Vcc。中间信号A变高，进而使下拉晶体管510导通，从而将反相的中间信号B拉低至近似VBB1。同时，反相的中间信号B变低，进而使下拉晶体管520截止，以确保中间信号A保持为高。
另一方面，当输入信号IN具有低电压电平Vss时，上拉晶体管515截止，同时上拉晶体管505导通，从而将反相的中间信号B拉高近似至Vcc。反相的中间信号B变高，进而使下拉晶体管520导通，从而将中间信号A下拉至近似VBB1。同时，中间信号A变低，进而使下拉晶体管510截止，从而确保反相的中间信号B保持为高。
当中间信号A具有高电压电平Vcc(和反相的中间信号B具有低电压电平VBB1)时，下拉晶体管560截止，同时下拉晶体管570导通，从而将反相的输出信号OUTB下拉至近似VBB2。反相的输出信号OUTB变低，进而使上拉晶体管555导通，从而将输出信号OUT拉高至近似VPP。同时，输出信号OUT变高，进而使上拉晶体管565截止，从而确保反相的输出信号OUTB保持为低。
相反，当中间信号A具有低电压电平VBB1(和反相的中间信号B具有高电压电平Vcc)时，下拉晶体管570截止，同时下拉晶体管560导通，从而将输出信号OUT拉低至近似VBB2。输出信号OUT变低，进而使上拉晶体管565导通，从而将反相的输出信号OUTB拉高至近似VPP。同时，反相的输出信号OUTB变高，进而使上拉晶体管555截止，从而确保输出信号OUT保持为低。
有益的是，VBB1比VBB2负得更多(即，VBB1＜VBB2)。因此，当A为低(即处于VBB1)时，下拉晶体管570的Vgs为负(Vgs＜0)，借此，与其中Vgs＝0的情况相比，实质上减小了流经的漏电流。类似地，当B为低(即，处于VBB1)时，下拉晶体管560的Vgs为负(Vgs＜0)，借此，与其中Vgs＝0的情况相比，实际上减小了流经的漏电流。
图6A示出了两极电平移位器600的第二实施例。电平移位器600接收具有两个电压电平Vcc和Vss的输入信号IN并输出具有电压电平VPP2(VOhigh)和VBB(VOlow)的互补第一和第二输出信号OUT和OUTB，其中VPP2＞Vcc；Vcc＞Vss；和Vss＞VBB。
电平移位器600包括第一级625和第二级675。
第一级625包括上拉(PMOS)晶体管605和615、下拉(NMOS)晶体管610和620、以及反相器650。由于从图6A中可以很容易地看到和理解晶体管605、610、615和620和反相器650之间的连接关系，因此，为简便起见，这里省略对这些连接关系的描述。第一级625接收具有两个电压电平Vcc和Vss的输入信号IN并输出具有电压电平VPP1(VIhigh)和Vss(VIlow)的互补第一和第二中间信号A和B，其中VPP1＞Vcc。
第二级675包括上拉(PMOS)晶体管655和665、和下拉(NMOS)晶体管660和670。由于从图6A中可以很容易地看到和理解晶体管655、660、665和670之间的连接关系，所以，为了简便起见，这里省略对这些连接关系的描述。第二级675接收具有两个电压电平VPP1和Vss的中间信号A和B，并输出具有电压电平VPP2(VOhigh)和VBB(VOlow)的互补第一和第二输出信号OUT和OUTB，其中，VPPI＞VPP2。
换言之，在两极电平移位器500中的电压关系如下VPP2(VOhigh)＞VPP1(VIhigh)＞Vcc＞Vss(VIlow)＞VBB(VOlow)。
图6B示出了图6A的输入、中间和输出信号IN、A、B、OUT和OUTB。下面结合图6B解释高电平移位器600的操作。
当输入信号IN具有低电压电平Vss时，下拉晶体管610截止，而下拉晶体管620导通，从而将中间信号C拉低至近似Vss。中间信号C变低，进而使上拉晶体管605导通，从而将反相的中间信号D拉高至近似VPP1。同时，反相的中间信号D变高，进而使上拉晶体管615截止，从而确保中间信号C保持为低。
另一方面，当输入信号IN具有所述高电压电平Vcc时，下拉晶体管620截止，而下拉晶体管610导通，从而将反相的中间信号D拉低至近似Vss，反相的中间信号D变低，进而使上拉晶体管615导通，从而将中间信号C拉高至近似VPP1。同时，中间信号C变高，进而使上拉晶体管605截止，从而确保反相的中间信号D保持为低。
当中间信号C具有所述低电压电平Vss(和所述反相的中间信号D具有所述高电压电平VPP1)时，上拉晶体管655截止，而上拉晶体管665导通，从而将反相的输出信号OUTB拉高至近似VPP2。反相的输出信号OUTB变高，进而使下拉晶体管660导通，从而将所述输出信号OUT拉低至近似VBB。同时，输出信号OUT变低，进而使下拉晶体管670截止，从而确保反相的输出信号OUTB保持为高。
另一方面，当所述中间信号C具有所述高电压电平VPP1(和所述反相的中间信号D具有所述低电压电平Vss)时，上拉晶体管665截止，而下拉晶体管655导通，从而将输出信号OUT拉高至近似VPP2。所述输出信号OUT变高，进而使下拉晶体管670导通，从而将反相的输出信号OUTB拉低至近似VBB。同时，反相的输出信号OUTB变高，进而使下拉晶体管660截止，从而确保输出信号OUT保持为高。
有益的是，VPP1比VPP2正得更多(即，VPP1＞VPP2)。因此，当中间信号C为高(即，处于VPP1)时，上拉晶体管665的Vgs为正(Vgs＞0)，由此，与其中Vgs＝0的情况相比，实质上减小了流经的漏电流。类似地，当反相的中间信号D为高(即，处于VPP1)时，上拉晶体管655的Vgs为正(Vgs＞0)，由此与Vgs＝0的情况相比，实质上减小了流经的漏电流。
图7示出了一级低电平移位器700的第一实施例。电平移位器700接收具有两个电压电平Vcc和Vss的输入信号IN，并输出具有电压电平Vcc和VBB的互补第一和第二输出信号OUT和OUTB，其中VBB＜Vss。
电平移位器700包括上拉(PMOS)晶体管705和715、下拉(NMOS)晶体管710和720以及反相器750。
有益的是，在电平移位器700中的上拉晶体管715的源极连接到输入信号IN。因此，在待机状态下，当输入信号IN具有所述低电压电平Vss时，与图3中上拉晶体管315的源极被连接到VCC的电平移位器300相比，上拉晶体管715的源极被连接到低电压(即，Vss)。因此，上拉晶体管715的Vgs基本为正，借此，与图3所示的上拉晶体管315相比，实质上减小了在待机模式下流经的漏电流。
图8示出了一级低电平移位器800的第二实施例。电平移位器800接收具有两个电压电平Vcc和Vss的输入信号IN，并输出具有电压电平Vcc和VBB的互补第一和第二输出信号OUT和OUTB，其中VBB＜Vss。
电平移位器800包括上拉(PMOS)晶体管805和815、下拉(NMOS)晶体管810和820以及反相器850。
有益的是，电平移位器800中的上拉晶体管815的源极连接到所述输入信号IN。依次，在待机模式下，与图3中上拉晶体管315的源极被连接到VCC的电平移位器300相比，当输入信号IN具有所述低电压电平Vss时，上拉晶体管815的源极被连接到低电压(例如Vss)。因此，上拉晶体管815的Vgs基本为正，借此，与图3的上拉晶体管315相比，实质上减小了待机模式下流经的漏电流。
另外有益的是，电平移位器800中的上拉晶体管805的源极被连接到反相器850的输出端。因此，在有源模式下，与图3中上拉晶体管315的源极被连接到VCC的电平移位器300相比，当输入信号IN具有高电压电平VCC时，上拉晶体管805的源极被连接到低电压(即，VBB)。因此，上拉晶体管805的Vgs基本为正，从而与图3的上拉晶体管315相比，实质上减小了在有源模式下流经的漏电流。
图9示出了两级电平移位器900的第三实施例。电平移位器900接收具有两个电压电平Vcc和Vss的输入信号IN，并输出具有电压电平VPP(VOhigh)和VBB(VOlow)的互补第一和第二输出信号，其中VPP＞Vcc；Vcc＞Vss；和Vss＞VBB。
电平移位器900包括第一级925和第二级975。
第一级925包括上拉(PMOS)晶体管905和915、下拉(NMOS)晶体管910和920以及反相器950。由于能够从图9很容易地看出和理解晶体管905、910、915和920以及反相器500之间的连接关系，所以为简便起见，这里省略对它们的详细描述。第一级925接收具有两个电压电平Vcc和Vss的输入信号IN，并输出具有电压电平Vcc(VIhigh)和VBB(VIlow)的互补第一和第二中间信号A和B。
第二级975包括上拉(PMOS)晶体管955和965以及下拉(NMOS)晶体管960和970。由于能够从图9可以很容易地看出和理解晶体管955、960、965和970之间的连接关系，所以为简便起见，这里省略对这些连接关系的详细描述。第二级975接收其中的每一个都具有两个电压电平Vcc和Vss的中间信号A和B，并输出具有电压电平VPP(VOhigh)和VBB(VOlow)的互补第一和第二输出信号OUT和OUTB。
换言之，两极电平移位器900中的电压关系如下VPP(VOhigh)＞Vcc＞Vss＞VBB(VOlow)。
两级电平移位器900的第三实施例类似于两级电平移位器500，其区别如下所述。
首先，代替VBB1和VBB2，仅存在一个单一的低电源VBB。因此，例如下拉晶体管960的源极被连接到VBB(与图5A的被连接到VBB2的下拉晶体管560相比)。
其次，图5A的上拉晶体管515的源极被连接到VCC，而图9的上拉晶体管915的源极被连接到所述输入信号IN。因此，在待机模式下，当输入信号IN具有低电压电平Vss时，上拉晶体管915的源极被连接到低电压(即，Vss)。因此，上拉晶体管915的Vgs基本为正，借此，在待机模式下，实质上减小了流经的漏电流。
第三，图5A中的下拉晶体管570的源极被连接到VBB2，而图9中下拉晶体管970的源极被连接到反相的中间信号B。因此，在待机模式下，当输入信号IN具有低电压电平Vss时，下拉晶体管970的源极被连接到高电压(例如，Vcc)。因此，下拉晶体管970的Vgs基本为负，借此，实现了在所述待机模式下的足够低的漏电流。
图10示出了两级电平移位器1000的第四实施例。电平移位器1000接收具有两个电压电平Vcc和Vss的输入信号IN，并输出具有电压电平VPP(VOhigh)和VBB(VOlow)的互补第一和第二输出信号OUT和OUTB，其中VPP＞Vcc；Vcc＞Vss；和Vss＞VBB。
两级电平移位器1000的第四实施例类似于两级电平移位器900，其区别如下。
首先，图9中的上拉晶体管905的源极被连接到Vcc，而图10中的上拉(PMOS)晶体管1005的源极被连接到反相器1050的输出端。因此，在有源模式下，当输入信号IN具有高电压电平Vcc时，上拉晶体管1005的源极被连接到低电压(例如，Vss)。因此，上拉晶体管1005的Vgs基本为正，借此，实现了在有源模式下的足够低的漏电流。
第二，图9中的下拉晶体管960的源极被连接到VBB，而图10中的下拉(NMOS)晶体管1060的源极被连接到所述中间信号A。因此，在有源模式下，当输入信号IN具有所述高电压电平Vcc时，下拉晶体管1060的源极被连接到高电压(例如，Vcc)。因此，下拉晶体管1060的Vgs基本为负，借此实现了在所述有源模式下的足够低的漏电流。
图11示出了两级电平移位器1100的第五实施例。电平移位器1100接收具有两个电压电平Vcc和Vss的输入信号IN，并输出具有电压电平VPP(VOhigh)和VBB(VOlow)的互补第一和第二输出信号OUT和OUTB，其中VPP＞Vcc；Vcc＞Vss；和Vss＞VBB。
电平移位器1100包括第一级1125和第二级1175。
第一级1125包括上拉(PMOS)晶体管1105和1115、下拉(NMOS)晶体管1110和1120、以及反相器1150。由于能够从图11中很容易地看出和理解晶体管1105、1110、1115和1120以及反相器500之间的连接关系，因此，为简便起见，这里省略对这些晶体管之间的各种连接关系的解释。第一级1125接收具有两个电压电平Vcc和Vss的输入信号IN，并输出具有电压电平VPP(VIhigh)和VBB(VIlow)的互补第一和第二中间信号A和B。
第二级1175包括上拉(PMOS)晶体管1155和1165、以及下拉(NMOS)晶体管1160和1170。由于能够从图11很容易地看出和理解晶体管1155、1160、1165和1170之间的连接关系，因此为简便起见，这里不再对这些晶体管之间的各种连接关系予以解释。第二级1175接收其中的每一个都具有两个电压电平VPP和VBB的中间信号A和B，并输出具有电压电平VPP(VOhigh)和VBB(VOlow)的互补第一和第二输出信号OUT和OUTB。
换言之，在两级电平移位器1100中的电压关系表示如下VPP(VOhigh)＞Vcc＞Vss＞VBB(VOlow)。
两级电平移位器1100的第五实施例类似于两级电平移位器600，其区别如下。
首先，代替VPP1和VPP2，只存在一个单一的高电源VPP。因此，例如上拉晶体管1155的源极被连接到VPP(与图6A的源极被连接到VPP2的上拉晶体管655相比)。
其次，图6A中的下拉晶体管610的源极被连接到Vss，而图11中的下拉晶体管1110的源极被连接到反相器1150的输出端。因此，在待机模式下，当输入信号IN具有低电压电平Vss时，下拉晶体管1110的源极被连接到高电压(例如，VPP)。因此，下拉晶体管1110的Vgs基本为负，借此，实质上减小了待机模式下所流经的漏电流。
第三，图6A中的上拉晶体管665的源极被连接到VPP2，而图11中的上拉晶体管1165的源极被连接到反相的中间信号D。因此，在有源模式下，当输入信号IN具有所述高电压电平Vcc时，上拉晶体管1165的源极被连接到低电压(例如，VBB)。因此，上拉晶体管1105的Vgs基本为正，借此，实现了有源模式下流经的足够低的漏电流。
图12示出了两级电平移位器1200的第六实施例。电平移位器1200接收具有两个电压电平Vcc和Vss的输入信号IN并输出具有电压电平VPP(VOhigh)和VBB(VOlow)的互补第一和第二输出信号OUT和OUTB，其中VPP＞Vcc；Vcc＞Vss；和Vss＞VBB。
两级电平移位器1200的第六实施例类似于两级电平移位器1100，其区别如下述。
首先，图11中的下拉晶体管1120的源极被连接到VBB，而图12中的下拉(NMOS)晶体管1220的源极被连接到所述输入信号IN。因此，在有源模式下，当输入信号IN具有所述高电压电平VCC时，下拉晶体管1220的源极被连接到高电压(例如，VCC)。因此，下拉晶体管1220的Vgs基本为负，借此，实现了在有源模式下流经的足够低的漏电流。
第二，图11中的上拉晶体管1155的源极被连接到VPP，而图12中的上拉(PMOS)晶体管1255的源极被连接到所述中间信号C。因此，在无源模式下，当输入信号IN具有所述低电压电平Vss时，上拉晶体管1255的源极被连接到低电压(例如，Vss)。因此，上拉晶体管1255的Vgs基本为正，借此，实现了在无源模式下流经的足够低的漏电流。
图13示出了传统的配置，包括电平移位器1325和后续电路1375。在图13的例子中，电平移位器1325和后续电路1375两者都工作于高电压电平VPP和低电压电平Vss。
图14示出了配置的第一实施例，该配置包括具有低漏电流的电平移位器1425和后续电路1475(例如，隔离电路)。
电平移位器1425工作于大于所述后续电路1475的高电压电平VPP2的高电压电平VPP1。因此，在有源模式下，当输入信号IN具有所述高电压电平VCC时，晶体管1485和1490两者的栅极都被连接到高电压电平(例如，VPP1)。
这产生了两个有益的效果。第一，在有源模式下，PMOS晶体管1485的Vgs基本为正，借此，实现了流经的足够低的漏电流。第二，在有源模式下，NMOS晶体管1490上的所述高栅极电压使其更加迅速地导通，从而提高了该电路的速度。
图15示出了配置的第二实施例，该配置包括具有低漏电流的电平移位器1525和后续电路1575(例如，隔离电路)。
电平移位器1525工作于低电压电平VBB1，其低于所述后续电路1575的低电压电平VBB2。因此，在无源模式下，当输入信号IN具有所述低电压电平Vss时，晶体管1585和1590两者的栅极都被连接到低电压(例如，VBB1)。
这产生两个有益的效果。第一，在无源模式下，NMOS晶体管1590的Vgs基本为负，借此，实现了所流经的足够低的漏电流。第二，在无源模式下，PMOS晶体管1585上的低栅极电压使其更迅速地导通，从而提高了该电路的速度。
图16示出了配置的第三实施例，该配置包括具有低漏电流的电平移位器1625和后续电路1675(例如，隔离电路)。
电平移位器1625工作于大于后续电路1675的高电压电平VPP2的高电压电平VPP1和低于所述后续电路1675的低电压电平VBB2的低电压电平VBB1。因此，在有源模式下，当输入信号IN具有所述高电压电平Vcc时.晶体管1685和1690两者的栅极都被连接到高电压(例如，VPP1)。同时，在无源模式下，当输入信号IN具有所述低电压电平Vss时，晶体管1685和1690两者的栅极都被连接到低电压(例如，VBB1)。
这产生了一些有益的效果。第一，在有源模式下，PMOS晶体管1685的Vgs基本为正，借此，实现了流经的足够低的漏电流。第二，在有源模式下，NMOS晶体管1690上的高栅极电压使其更迅速地导通，从而提高了该电路的速度。第三，在无源模式下，晶体管1690的Vgs基本为负，借此，实现了流经的足够低的漏电流。第四，在无源模式下，晶体管1685上的较低的栅极电压使其更迅速地导通，从而提高了电路的速度。
图17示出了配置的第四实施例，该配置包括具有低漏电流的电平移位器1725和后续电路1775(例如，字线解码器/驱动器电路)。
电平移位器1725工作于低电压电平VBB1，该低电压电平VBB1低于后续电路1775的第一级1777的所述低电压电平VBB2。同时，后续电路1775的第一级1777工作于高电压电平VPP1，该高电压电平VPP1高于第二级1779的所述高电压电平VPP2。
因此，在无源模式下，当输入信号IN具有所述低电压电平Vss时，晶体管1785和1790两者的栅极都被连接到低电压(例如，VBB1)。同时，第二级1779的晶体管1793和1795两者的栅极都被连接到高于所述高电源电压VBB2的电压(例如，VPP1)。
这产生了一些有益效果。第一，在无源模式下，NMOS晶体管1790的Vgs基本为负，借此，实现了流经的足够低的漏电流。第二，在无源模式下，在PMOS晶体管1785上的所述低栅极电压使其更迅速地导通，从而提高了该电路的速度。第三，在无源模式下，PMOS晶体管1793栅极上的所述高电压使得晶体管1793的Vgs基本为正，借此，实现了流经的足够低的漏电流。第四，在无源模式下，NMOS晶体管1795栅极上的高电压使其更迅速地导通，从而提高了该电路的速度。
尽管这里已经披露了最佳实施例，但在本发明的概念和范围之内可以做出很多修改。例如，虽然图6示出了上拉晶体管615的源极被连接到上拉晶体管605的栅极，但是，也可以将上拉晶体管615的源极连接到高电源电压Vcc。在查看了这里的说明书、附图和权利要求书之后，对于本领域普通技术人员来说，这种变化将变得明显。因此，除了所附权利要求书所定义的精神和范围以外，本发明将不受任何限制。
权利要求
1.一种电压电平移位电路，包括第一级，其接收具有电压电平Vcc和Vss的输入信号，其中Vcc＞Vss，并输出互补第一和第二中间信号，其中，所述互补第一和第二中间信号具有电压电平VIhigh和VIlow，其中VIhigh＞VIlow；和第二级，其接收所述第一和第二中间信号，并输出互补第一和第二输出信号，其中，所述互补第一和第二输出信号具有电压电平VOhigh和VOlow，其中，VOhigh＞VOlow，其中，VIhigh＞VOhigh或VIlow＜VOlow，和其中VOhigh＞Vcc和VOlow＜Vss。
2.根据权利要求1所述的电路，其中，VIhigh＝Vcc，和其中VIlow＜VOlow。
3.根据权利要求2所述的电路，其中，所述第二级包括第一NMOS晶体管，其栅极接收所述第一中间信号，和其源极被连接到基准电位VOlow；第二NMOS晶体管，其栅极接收所述第二中间信号，和其源极被连接到所述基准电位VOlow；第一PMOS晶体管，其栅极被连接到所述第二NMOS晶体管的漏极，其源极被连接到第二基准电位VOhigh，和其漏极被连接到所述第一NMOS晶体管的漏极；和第二PMOS晶体管，其栅极被连接到所述第一NMOS晶体管的漏极，其源极被连接到所述第二基准电位VOhigh，和其漏极被连接到所述第二NMOS晶体管的漏极。
4.根据权利要求3所述的电路，其中，所述第一级包括第三PMOS晶体管，其栅极接收所述输入信号，其源极被连接到第三基准电位VIhigh，和其漏极被连接到所述第二NMOS晶体管的栅极；反相器，其输入端被连接到所述第三PMOS晶体管的栅极；第四PMOS晶体管，其栅极被连接到所述反相器的输出端，其源极被连接到所述第三基准电位VIhigh，和其漏极被连接到所述第一NMOS晶体管的栅极；第三NMOS晶体管，其栅极被连接到所述第四PMOS晶体管的漏极，其源极被连接到第四基准电位VIlow，和其漏极被连接到所述第三PMOS晶体管的漏极；和第四NMOS晶体管，其栅极被连接到所述第三PMOS晶体管的漏极，其源极被连接到所述第四基准电位VIlow，和其漏极被连接到所述第四PMOS晶体管的漏极。
5.根据权利要求1所述的电路，其中，VIlow＝Vss，和其中VIhigh＞VOhigh。
6.根据权利要求5所述的电路，其中，所述第二级包括第一PMOS晶体管，其栅极接收所述第一中间信号，和其源极被连接到所述基准电位VOhigh；第二PMOS晶体管，其栅极接收所述第二中间信号，和其源极被连接到所述基准电位VOhigh；第一NMOS晶体管，其栅极被连接到所述第二PMOS晶体管的漏极，其源极被连接到第二基准电位VOlow，和其漏极被连接到所述第一PMOS晶体管的漏极；和第二NMOS晶体管，其栅极被连接到所述第一PMOS晶体管的漏极，其源极被连接到所述第二基准电位VOlow，和其漏极被连接到所述第二PMOS晶体管的漏极。
7.根据权利要求6所述的电路，其中，所述第一级包括第三NMOS晶体管，其栅极接收所述输入信号，其源极被连接到第三基准电位VIlow，和其漏极被连接到所述第二PMOS晶体管的栅极；反相器，其输入端被连接到所述第三NMOS晶体管的栅极；第四NMOS晶体管，其栅极被连接到所述反相器的输出端，其源极被连接到所述第三基准电位VIlow，和其漏极被连接到所述第一PMOS晶体管的栅极；第三PMOS晶体管，其栅极被连接到所述第四PMOS晶体管的漏极，其源极被连接到第四基准电位VIhigh，和其漏极被连接到所述第三NMOS晶体管的漏极；和第四PMOS晶体管，其栅极被连接到所述第三NMOS晶体管的漏极，其源极被连接到所述第四基准电位VIhigh，和其漏极被连接到所述第四NMOS晶体管的漏极。
8.一种电压电平移位电路，包括第一PMOS晶体管，其栅极接收具有电压电平Vcc和Vss的输入信号，其中Vcc＞Vss，其源极被连接到第一节点，和其漏极被连接到第一输出节点；反相器，其输入端被连接到所述第一PMOS晶体管的栅极；第二PMOS晶体管，其栅极被连接到所述反相器的输出端；其源极被连接到第二节点，和其漏极被连接到第二输出节点；第一NMOS晶体管，其栅极被连接到所述第二PMOS晶体管的漏极，其源极被连接到第一基准电位VBB，其中VBB＜Vss，和其漏极被连接到所述第一PMOS晶体管的漏极；和第二NMOS晶体管，其栅极被连接到所述第一PMOS晶体管的漏极，其源极被连接到所述第一基准电位VBB，和其漏极被连接到所述第二PMOS晶体管的漏极；其中，至少是下述之一(a)所述第二节点被连接到所述第一PMOS晶体管的栅极；(b)所述第一节点被连接到所述第二PMOS晶体管的栅极。
9.根据权利要求8所述的电路，其中，所述第二节点被连接到所述第一PMOS晶体管的栅极，和其中所述第一节点被连接到第二基准电位Vcc。
10.根据权利要求8所述的电路，其中，所述第一节点被连接到所述第二PMOS晶体管的栅极，和其中所述第二节点被连接到第二基准电位Vcc。
11.根据权利要求8所述的电路，其中，(a)所述第二节点被连接到所述第一PMOS晶体管的栅极；和(b)所述第一节点被连接到所述第二PMOS晶体管的栅极。
12.根据权利要求8所述的电路，其中，所述第一和第二PMOS晶体管、所述反相器、以及所述第一和第二NMOS晶体管构成所述电路的第一级，和其中，所述电路还包括第二级，该第二级包括第三NMOS晶体管，其栅极被连接到所述第一级的第一输出节点，其源极被连接到第三节点，和其漏极被连接到第三输出节点；第四NMOS晶体管，其栅极被连接到所述第一级的所述第二输出节点，其源极被连接到第四节点，和其漏极被连接到第四输出节点；第三PMOS晶体管，其栅极被连接到所述第四NMOS晶体管的漏极，其源极被连接到第三基准电位VPP，其中VPP＞Vcc，和其漏极被连接到所述第三NMOS晶体管的漏极；和第四PMOS晶体管，其栅极被连接到所述第三NMOS晶体管的漏极，其源极被连接到所述第三基准电位VPP，和其漏极被连接到所述第四NMOS晶体管的漏极。
13.根据权利要求12所述的电路，其中，所述第三节点被连接到所述第一基准电位VBB，和其中，所述第四节点被连接到所述第三NMOS晶体管的栅极。
14.根据权利要求13所述的电路，其中，在所述第一级中，所述第二节点被连接到所述第一PMOS晶体管的栅极，和所述第一节点被连接到第二基准电位Vcc。
15.根据权利要求12所述的电路，其中，所述第三节点被连接到所述第四NMOS晶体管的栅极，和其中所述第四节点被连接到所述第三NMOS晶体管的栅极。
16.根据权利要求15所述的电路，其中，在所述第一级中，(a)所述第二节点被连接到所述第一PMOS晶体管的栅极；和(b)所述第一节点被连接到所述第二PMOS晶体管的栅极。
17.一种电压电平移位电路，包括第一NMOS晶体管，其栅极接收具有电压电平Vcc和Vss的输入信号，其中Vcc＞Vss，其源极被连接到第一节点，和其漏极被连接到第一中间节点；反相器，其输入端被连接到所述第一NMOS晶体管的栅极，和其输出端被连接到所述第一节点；第二NMOS晶体管，其栅极被连接到所述反相器的输出端，其源极被连接到第二节点，和其漏极被连接到第二中间节点；第一PMOS晶体管，其栅极被连接到所述第二NMOS晶体管的漏极，其源极被连接到第一基准电位VPP，其中VPP＞Vcc，和其漏极被连接到所述第一NMOS晶体管的漏极；第二PMOS晶体管，其栅极被连接到所述第一NMOS晶体管的漏极，其源极被连接到所述第一基准电位VPP，和其漏极被连接到所述第二NMOS晶体管的漏极；第三PMOS晶体管，其栅极被连接到所述第一中间节点，其源极被连接到第三节点，和其漏极被连接到第一输出节点；第四PMOS晶体管，其栅极被连接到所述第二中间节点，其源极被连接到第一中间输出节点，和其漏极被连接到第二输出节点；第三NMOS晶体管，其栅极被连接到所述第四PMOS晶体管的漏极，其源极被连接到第二基准电位VBB，其中VBB＜Vss，和其漏极被连接到所述第三PMOS晶体管的漏极；和第四NMOS晶体管，其栅极被连接到所述第三PMOS晶体管的漏极，其源极被连接到所述第二基准电位VBB，和其漏极被连接到所述第四PMOS晶体管的漏极。
18.根据权利要求17所述的电路，其中，所述第二节点被连接到所述第二基准电位VBB。
19.根据权利要求17所述的电路，其中，所述第二节点被连接到所述第一NMOS晶体管的栅极。
20.根据权利要求17所述的电路，其中，所述第三节点被连接到所述第二中间节点。
21.根据权利要求17所述的电路，其中，所述第三节点被连接到所述第一基准电位VPP。
22.一种电路，包括第一电压电平移位电路，其接收具有电压电平Vcc和Vss的输入信号，其中Vcc＞Vss，并输出具有电压电平VIhigh和VIlow的中间信号，其中VIhigh＞VIlow；和第二电压电平移位电路，其从所述第一电压电平移位电路接收所述中间信号，并输出具有电压电平VOhigh和VOlow的信号，其中VOhigh＞VOlow，其中，至少是下列之一(a)VIhigh＞VOhigh，和(b)VIlow＜VOlow。
23.根据权利要求22所述的电路，其中，所述第二电压电平移位电路是反相器。
24.根据权利要求23所述的电路，其中，VIhigh＞VOhigh，和其中VIlow＝VOlow＝Vss。
25.根据权利要求23所述的电路，其中，VIlow＜VOlow，和其中VIhigh＝VOhigh＝Vcc。
26.根据权利要求23所述的电路，其中，(a)VIhigh＞VOhigh，和(b)VIlow＜VOlow。
27.根据权利要求23所述的电路，其中，所述第二级包括第一NMOS晶体管，其栅极接收所述第一中间信号，和其源极被连接到第一基准电位VOlow；和第一PMOS晶体管，其栅极接收所述第一中间信号，其源极被连接到第二基准电位VOhigh，和其漏极被连接到所述第一NMOS晶体管的漏极。
28.根据权利要求27所述的电路，其中，所述第一级包括第二PMOS晶体管，其栅极接收所述输入信号，和其源极被连接到第三基准电位VIhigh；反相器，其输入端被连接到所述第二PMOS晶体管的栅极；第三PMOS晶体管，其栅极被连接到所述反相器的输出端，其源极被连接到所述第三基准电位VIhigh，和其漏极被连接到所述第一NMOS晶体管的栅极和所述第一PMOS晶体管的栅极；第二NMOS晶体管，其栅极被连接到所述第三PMOS晶体管的漏极，其源极被连接到第四基准电位VIlow，和其漏极被连接到所述第二PMOS晶体管的漏极；和第三NMOS晶体管，其栅极被连接到所述第二PMOS晶体管的漏极，其源极被连接到所述第四基准电位VIlow，和其漏极被连接到所述第三PMOS晶体管的漏极。
29.根据权利要求22所述的电路，其中，所述第二电压电平移位电路是用于存储器电路的字线解码器。
30.根据权利要求29所述的电路，还包括耦合到所述字线解码器的输出端的字线驱动器。
31.根据权利要求29所述的电路，其中，所述字线解码器包括第一NMOS晶体管，其栅极接收所述第一中间信号，和其源极被连接到第一基准电位VOlow；第一PMOS晶体管，其栅极接收所述第一中间信号，和其源极被连接到第二基准电位VIhigh；在所述第一NMOS晶体管的漏极和所述第一PMOS晶体管的漏极之间连接的第二和第三NMOS晶体管，所述第二和第三NMOS晶体管中的每一个接收所述存储器电路的相应地址线。
32.根据权利要求31所述的电路，其中，所述第一级包括第二PMOS晶体管，其栅极接收所述输入信号，和其源极被连接到所述第二基准电位VIhigh；反相器，其输入端被连接到所述第二PMOS晶体管的栅极；第三PMOS晶体管，其栅极被连接到所述反相器的输出端，其源极被连接到所述第三基准电位VIhigh，和其漏极被连接到所述第一NMOS晶体管的栅极和所述第一PMOS晶体管的栅极；第五NMOS晶体管，其栅极被连接到所述第三PMOS晶体管的漏极，其源极被连接到第三基准电位VIlow，和其漏极被连接到所述第二PMOS晶体管的漏极；和第六NMOS晶体管，其栅极被连接到所述第二PMOS晶体管的漏极，其源极被连接到所述第三基准电位VIlow，和其漏极被连接到所述第三PMOS晶体管的漏极。
33.根据权利要求32所述的电路，还包括耦合到所述字线解码器的输出端的字线驱动器。
34.根据权利要求33所述的电路，其中所述字线驱动器包括第七NMOS晶体管，其栅极被连接到所述第一PMOS晶体管的漏极，和其源极被连接到所述第一基准电位VOlow；和第四PMOS晶体管，其栅极被连接到所述第一PMOS晶体管的漏极，其源极被连接到第四基准电位VOhigh，和其漏极被连接到所述第一NMOS晶体管的漏极。
35.一种电平移位输入信号的方法，包括在电平移位电路的第一级处接收具有电压电平Vcc和Vss的输入信号，其中Vcc＞Vss；从所述第一级输出互补第一和第二中间信号，其中，所述互补第一和第二中间信号具有电压电平VIhigh和VIlow，其中VIhigh＞VIlow；和在所述电平移位电路的第二级处接收所述第一和第二中间信号；和从所述第二级输出互补第一和第二输出信号，其中，所述互补第一和第二输出信号具有电压电平VOhigh和VOlow，其中，VOhigh＞VOlow，其中，VIhigh＞VOhigh或VIlow＜VOlow，和其中VOhigh＞Vcc和VOlow＜Vss。
36.一种生成用于存储器电路的字线的方法，包括在电平移位电路处接收具有电压电平Vcc和Vss的输入信号，其中Vcc＞Vss；从该电平移位电路输出第一中间信号，其中，该第一中间信号具有电压电平VIhigh和VIlow，其中VIhigh＞VIlow；在字线解码器处接收所述第一中间信号；从所述字线解码器输出第二中间信号，其中，该第二中间信号具有电压电平VIhigh和VOlow；在字线驱动器处接收所述第二中间信号；从所述字线驱动器输出字线信号，其中，该字线信号具有电压电平VOhigh和VOlow，其中，VOhigh＞VOlow，其中VIhigh＞VOlow，其中VIlow＜VOlow，和其中VOhigh＞Vcc和VOlow＜Vss。
全文摘要
一种电压电平移位电路，包括第一级，其接收具有电压电平Vcc和Vss的输入信号，其中Vcc＞Vss，并输出互补第一和第二中间信号，其中，所述互补第一和第二中间信号具有电压电平VI
文档编号H03K19/0185GK1734942SQ20051007556
公开日2006年2月15日 申请日期2005年6月6日 优先权日2004年8月9日
发明者金南钟, 闵泳善 申请人:三星电子株式会社