专利名称：回旋交错及去交错的电路与方法
技术领域：
本发明是有关于一种交错及去交错的电路，且特别是有关于一种应用于数字视频广播系统(Digital Video Broadcast，DVB)的回旋交错及去交错的电路与方法。
背景技术：
回旋交错电路以及回旋去交错电路技术广泛的被应用于电信领域，例如全球移动通信系统(Global System for Mobile communication，GSM)、同步数字体系(Synchronous Digital Hierarchy，SDH)、地面数字视频广播系统(Digital Video Broadcast-Terrestrial，DVB-T)。此技术主要是用来使数据传输信道(Transmission Channel)免于噪声的干扰。
由于数据传输时，常常会因为噪声或是许多信道的不理想效应，使得资料错误。先前有人使用错误更正码(Error Correcting Code，ECC)的方式，例如汉明码(Hamming Code)，来做错误更正。然而错误更正码有限制错误的位数目。当信道的不理想效应造成错误过多，或者是连续的位错误，则无法更正。为了避免连续错误以及同一笔资料过多的错误，则必须利用回旋交错电路以及回旋去交错电路技术。
图1为已知回旋交错电路以及回旋去交错电路的电路方块图，请参考图1。其中图上标示101为回旋交错电路，回旋去交错电路标示为102。回旋交错电路101包括串行转并行装置111、多数个移位缓存器121以及并行转串行装置131。回旋去交错器102包括串行转并行装置112、多数个移位缓存器122以及并行转串行装置132。
当一个串行输入数据D_IN输入回旋交错电路101时，串行输入资料D_IN会先经过串行转并行装置111将此串行输入资料D_IN转换成并行资料，分别是串行转并行装置111输出的0～31。其中，第0的资料直接送至并行转串行装置131。第1的资料送至移位缓存器121，将此资料延迟一个预设时间送至并行转串行装置131。第2的资料送至移位缓存器121，将此资料延迟一个预设时间再送至下一个移位缓存器121，再延迟一个预设时间后送至并行转串行装置131。以下依此类推，第31的资料被延迟31个预设时间后送至并行转串行装置131。并行转串行装置131接收0～31资料，并将该些资料转为串行输出资料D_OUT之后输出。
同样道理，回旋去交错电路102也是利用同样的道理。首先，串行资料D_IN会先经过串行转并行装置112将此串行资料D_IN转换成并行资料0～31。不同的是第0的资料被延迟31个预设时间，第30的资料被延迟1个预设时间，第31的资料没被延迟。然而，大量的移位缓存器在集成电路的布局上，会耗费大量的面积。
美国专利号U.S.5537420提出了一种回旋交错及去交错电路，如图2所示。此电路包括N个地址累加器200、地址选择器202、内存204以及控制器206。这些地址累加器200用以将地址指针供应至地址选择器202。地址选择器202选择其中一个地址累加器200所输出的地址指针，作为内存地址。内存204根据控制器206的读取与写入命令以及地址选择器202输出的内存地址，将资料写入内存或从内存读出资料。此专利主要是利用随机存取内存来实现回旋交错及去交错电路。
相较于已知图1的架构，此架构节省了许多晶体管数目(GateCount)。若以数字视频广播系统(DVB-T)为例，已知图1必须使用约60K个晶体管，美国专利号U.S.5537420约必须使用2K个晶体管。但是，已知美国专利号U.S.5537420发明必须用到许多的加法器以及高位的缓存器，仍然会增加许多不必要的晶体管数目(Gate Count)，限制芯片的布局。
发明内容
本发明的目的就是提供一种回旋交错及去交错电路，用以减少晶体管数目(Gate Count)以达到减少芯片布局面积。
本发明的再一个目的就是提供一种回旋交错及去交错方法，以减低成本。
本发明提出一种回旋交错及去交错电路，此回旋交错及去交错电路包括初始地址供应器、第一地址供应器、第二地址供应器、地址合成器、加法器、控制器以及内存。初始地址供应器提供多数个初始地址，接收初始控制讯号以及累加地址，根据初始控制讯号决定输出该些初始地址以及该累加地址的其中之一。第一地址供应器接收第一控制讯号以及初始地址供应器的输出，暂存初始地址供应器的输出并根据第一控制讯号输出第一地址。第二地址供应器提供多数个基础地址，接收第二控制讯号，根据第二控制讯号决定输出该些基础地址的其中之一作为第二地址。地址合成器接收第一地址以及第二地址，将这两个地址合成第三地址。加法器接收第一地址，将第一地址累加一默认值后作为累加地址。内存接收输入资料以及第三地址，根据第三地址，存取输入资料。控制器接收累加地址，用以根据累加地址，控制内存存取输入资料，并输出初始控制讯号、该第一控制讯号、该第二控制讯号。
依照本发明的优选实施例所述的回旋交错及去交错电路，上述第三地址的最高有效位(Most Significant Bit，MSB)为第二地址，第三地址的最低有效位(Least Significant Bit，LSB)为第一地址。
本发明提出一种回旋交错及去交错的方法，此方法包括提供N个缓存器；同时，对应于该每一个缓存器，提供一默认值、一基础地址以及一初始地址；并且，提供一内存；首先，取出第J个缓存器所储存的地址，与对应的基础地址合成为一合成地址；然后，根据此合成地址，于内存中存取一输入资料；接着，将第J个缓存器所储存的地址加上一预设地址值，当加总的结果大于该第J个缓存器所对应的结束地址默认值时，将第J个初始地址储存至第J个缓存器，否则将加总的结果储存于第J个缓存器，其中N、J皆为自然数。
依照本发明的优选实施例所述的回旋交错及去交错方法，上述合成地址的最低有效位(Least Significant Bit，LSB)为第J个缓存器所储存的地址，合成地址的最高有效位(Most Significant Bit，MSB)为第J个缓存器所对应的基础地址。
本发明因采用共享加法器的方式，并且通过适当的安排内存地址，降低缓存器的需求，因此可以减少晶体管数目(Gate Count)以达到减少芯片布局面积。
为了让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图简要说明图1示出了已知回旋交错电路以及回旋去交错电路电路方框图。
图2示出了已知美国专利号U.S.5537420的回旋交错电路的电路方框图。
图3示出了本发明实施例的回旋交错及去交错电路的电路方框图。
图4A示出了数字视频广播系统(DVB-T)做回旋交错，每个信道所需的内存位数。
图4B示出了本发明实施例的回旋交错电路应用于数字视频广播系统(DVB-T)时，内部存储器配置图。
图5示出了本发明实施例的回旋交错及去交错方法的流程图。
具体实施例方式
图3为本发明实施例的回旋交错及去交错电路的电路方框图，请参考图3。此电路包括初始地址供应器30、第一地址供应器31、第二地址供应器32、地址合成器33、加法器34、控制器35以及内存36。
其中，初始地址供应器30包括了多数个初始缓存器300以及初始选择器302。第一地址供应器31包括多数个第一缓存器310以及第一选择器312。第二地址供应器32包括多数个第二缓存器320以及第二选择器322。
初始地址供应器30内部的多数个初始缓存器300分别储存了多数个初始地址。初始地址供应器30的初始选择器302接收控制器35所输出的初始控制讯号INI_C以及加法器34所输出的累加地址A_ADDR，根据初始控制讯号INI_C决定输出多数个初始地址的其中之一或输出累加地址A_ADDR。第一地址供应器31内部的第一选择器312接收控制器35所输出的第一控制讯号CL1，第一地址供应器31内部的第一缓存器310接收初始地址供应器30的输出，第一地址供应器31内部的第一缓存器310暂存初始地址供应器30的输出，而第一选择器312根据第一控制讯号CL1选择性输出第一缓存器暂存的地址作为第一地址ADD1。
第二地址供应器32内部的多数个第二缓存器320分别储存了多数个基础地址。第二地址供应器32内部的第二选择器322接收第二控制讯号CL2，根据第二控制讯号CL2决定输出多数个基础地址的其中之一作为第二地址ADD2。地址合成器33接收第一地址ADD1以及第二地址ADD2，将此两地址合成第三地址ADD3。加法器34接收第一地址ADD1，将第一地址ADD1累加1后做为累加地址A_ADDR(本实施例为累加1，但本发明不限于此)。内存36接收输入资料DATA_IN以及第三地址ADD3，根据第三地址ADD3，存取输入资料DATA_IN。控制器35接收累加地址A_ADDR，用以根据累加地址A_ADDR，控制内存存取输入资料DATA_IN，并输出初始控制讯号INI_C、第一控制讯号CL1、第二控制讯号CL2用以控制初始地址供应器30、第一地址供应器31以及第二地址供应器32。
本发明实施例若应用在数字视频广播系统(DVB-T)，如图4A包括A～L共12个信道(Channel)，其中第A个信道的资料需要延迟187个时间，第B个信道的资料需要延迟170个单位时间等等。在内存36的配置上可以例如图4B的方式配置。以下便使用数字视频广播系统(DVB-T)的应用来说明本发明的实施例，然而本发明并不限于使用数字视频广播系统(DVB-T)的应用。另外，根据不同的应用，内存配置亦可能不相同，因此本发明不限于此。
根据图4A的应用，本实施例例如可以将内存36配置成图4B的方式，请参见图4B。地址0～67用来储存信道H，68～255用来储存信道A，256～341储存信道G等等，以此类推。如此便可以算出总共需要1140个位数储存。经由计算后可知内存地址(Address)需要11个位来表示，例如地址1088＝10001000000。如此，便可以将所有信道的地址定义成初始地址、结束地址以及基础地址。由于信道H与信道A地址的变动在00000000(0)～11111111(255)之间，而最高有效位(Most Significant Bit，MSB)都没有变动，因此我们可以定义信道H的初始地址为00000000，结束地址为01000011，基础地址则定义为最高有效位000。同样的，我们可以定义信道A的初始地址为01000100，结束地址为11111111，基础地址则同样定义为最高有效位000。
类似的，信道G的起始地址为256，转换成2进制等于00100000000，本实施例便将初始地址定义为00000000，基础地址定义为最高有效位001。另外信道G的结束地址为340，340转换成2进制等于00101010100，本实施例便将信道G的结束地址定义为01010100。同样道理，我们可以定义信道B的初始地址等于01010101，信道B的基础地址等于001，信道B的结束地址等于11111111。以下读者应当可以依此类推。
图4B的内存配置并非唯一的最佳配置，熟知此技术者应当可以轻易看出。例如将(信道H与信道A)以及(信道G与信道B)互换，亦可以实施。差别在于基础地址的不同，信道H与A的基础地址换成001，信道G与B的基础地址换成000。因此，本实施例并非唯一实施例，仅为举例说明，本发明并不以此为限。
以下根据上面图4A的应用来说明图3电路的操作。请同时参考图4B以及图3。首先假设第一缓存器310有12组，分别用来处理信道A～L。再假设初始缓存器300有8组。由于在内存中信道H分配的起始地址为0、信道G被分配的起始地址为256、信道F被分配到的起始地址为512、信道E被分配的起始地址为768、信道K被分配的起始地址为1024，这几个信道所被分配的地址有共同的特点就是只有基础地址不同而初始地址相同，例如信道G被分配的起始地址以二进制来说等于00100000000，信道E则是01100000000。由于这些信道的初始地址相同，所以初始缓存器可以共享。
类似的，本实施例假设用以储存基础地址的第二缓存器320总共有6组。由于本实施例中，信道H与信道A使用同一个基础地址000，信道G与信道B使用同一个基础地址001，信道F与信道C使用同一个基础地址010，信道E与信道D使用同一个基础地址011，信道K与信道J使用同一个基础地址100，信道I与信道L使用同一个基础地址10001。其中信道K与信道L由于变动的位数总共有六个位000000～110100，所以信道K与信道L对应的初始缓存器300与第一缓存器310只需用到六位的缓存器。
当本发明实施例的回旋交错及去交错电路初始运作时，控制器35输出初始控制讯号INI_C至初使选择器302，用以控制初始选择器302选择储存信道A的初始地址(01000100)的初始缓存器300，并将此初始缓存器300内部储存的初始地址01000100，储存至信道A专属的第一缓存器310。接着，控制器35输出第一控制讯号CL1控制第一选择器312，用以取出信道A专属的第一缓存器310所储存的地址01000100作为第一地址ADD1输出。另外，第一地址ADD1＝01000100送至加法器34以及地址合成器33。第一地址ADD1被加法器34累加1之后作为累加地址A_ADDR＝01000101送至初始选择器300以及控制器35。接着控制器35输出第二控制讯号CL2，控制第二选择器322选择对应信道A的第二缓存器所储存的基础地址000作为第二地址ADD2输出。
地址合成器33将第一地址ADD1(01000100)以及第二地址ADD2(000)合成为第三地址ADD3(00001000100)输出至内存36。接着控制器35输出读取控制讯号RD给内存36。内存36接收到读取控制讯号RD后，将储存在第三地址ADD3(00001000100)的资料输出。接着控制器35输出写入控制讯号WT给内存36，内存36接收到写入控制讯号WT后，将输入资料DATA_IN储存在第三地址ADD3(00001000100)。之后，控制器35先判断累加地址A_ADDR(01000101)是否大于结束地址(11111111)。控制器35判断为否，之后送出输出初始控制讯号INI_C，控制初始选择器300输出累加地址A_ADDR(01000101)储存至对应信道A的第一缓存器310储存。
接下来信道B的处理也类似，控制器35输出初始控制讯号INI_C至初使选择器302，用以控制初始选择器302选择储存信道B的初始地址(01010110)的初始缓存器300，并将此初始缓存器300内部储存的初始地址01010110，储存至信道B专属的第一缓存器310。接着，控制器35输出第一控制讯号CL1控制第一选择器312，以取出信道B专属的第一缓存器310所储存的地址01010110作为第一地址ADD1。另外，第一地址ADD1＝01010110被送至加法器34以及地址合成器33。第一地址ADD1被加法器34累加1之后作为累加地址A_ADDR＝01010111送至初始选择器300以及控制器35。接着控制器35输出第二控制讯号CL2，控制第二选择器322选择对应信道B的第二缓存器所储存的基础地址001作为第二地址ADD2输出。
地址合成器33将第一地址ADD1(01010110)以及第二地址ADD2(001)合成为第三地址ADD3(00101010110)输出至内存36。接着控制器35输出读取控制讯号RD给内存36。内存36接收到读取控制讯号RD后，将储存在第三地址ADD3(00101010110)的资料输出。接着控制器35输出写入控制讯号WT给内存36，内存36接收到写入控制讯号WT后，将输入资料DATA_IN储存在第三地址ADD3(00101010110)。之后，控制器35先判断累加地址A_ADDR(01010111)是否大于结束地址(11111111)。同样，控制器35判断为否，之后送出输出初始控制讯号INI_C，控制初始选择器300输出累加地址A_ADDR(01010111)储存至对应信道B的第一缓存器310储存。如此反复操作直到信道L初始运作完成。之后的操作，读者应当可以自行推论当初使化完成后，进入正常操作。控制器35输出第一控制讯号CL1控制第一选择器312，用以取出信道A专属的第一缓存器310所储存的地址例如(70)01000110作为第一地址ADD1输出。另外，第一地址ADD1＝01000110送至加法器34以及地址合成器33。第一地址ADD1被加法器34累加1之后作为累加地址A_ADDR＝01000111送至初始选择器300以及控制器35。接着控制器35输出第二控制讯号CL2，控制第二选择器322选择对应信道A的第二缓存器所储存的基础地址000作为第二地址ADD2输出。
地址合成器33将第一地址ADD1(01000110)以及第二地址ADD2(000)合成为第三地址ADD3(00001000110)输出至内存36。接着控制器35输出读取控制讯号RD给内存36。内存36接收到读取控制讯号RD后，将储存在第三地址ADD3(00001000110)的资料输出。接着控制器35输出写入控制讯号WT给内存36，内存36接收到写入控制讯号WT后，将输入资料DATA_IN储存在第三地址ADD3(00001000110)。之后，控制器35先判断累加地址A_ADDR(01000111)是否大于结束地址(11111111)。控制器35判断为否，之后送出输出初始控制讯号INI_C，控制初始选择器300输出累加地址A_ADDR(01000111)储存至对应信道A的第一缓存器310储存。接下来信道B～L的操作读者应当可以自行推论。
当累加地址值A_ADDR大于结束地址时，例如信道A专属的第一缓存器310内的地址等于11111111(255)时，接着，控制器35输出第一控制讯号CL1控制第一选择器312，用以取出信道A专属的第一缓存器310所储存之地址11111111作为第一地址ADD1输出。另外，第一地址ADD1＝11111111送至加法器34以及地址合成器33。第一地址ADD1被加法器34累加1之后作为累加地址A_ADDR＝100000000(256)送至初始选择器300以及控制器35。接着控制器35输出第二控制讯号CL2，控制第二选择器322选择对应信道A的第二缓存器所储存的基础地址000作为第二地址ADD2输出。
地址合成器33将第一地址ADD1(11111111)以及第二地址ADD2(000)合成为第三地址ADD3(00011111111)输出至内存36。接着控制器35输出读取控制讯号RD给内存36。内存36接收到读取控制讯号RD后，将储存在第三地址ADD3(00011111111)的资料输出。接着控制器35输出写入控制讯号WT给内存36，内存36接收到写入控制讯号WT后，将输入资料DATA_IN储存在第三地址ADD3(00011111111)。之后，控制器35先判断累加地址A_ADDR(100000000)是否大于结束地址(11111111)。控制器35判断为是，之后送出输出初始控制讯号INI_C，控制初始选择器300输出初始地址A_ADDR(01000100)储存至对应信道A的第一缓存器310储存。其它信道的操作类似信道A，读者当可自行推论。
根据上面的实施例与已知图2做比较，可以发现已知图2有多个累加器，然而本实施例只需要一个加法器。另外藉由适当的安排内存地址的配置，可以降低缓存器的需求。虽然本发明实施例应用于数字视频广播系统(DVB-T)时，已知只须应用到内存1122字节，本发明则须应用到内存1140字节，在内存应用上较已知技术浪费。但是，例如台积电0.18制程上，技工存储器编译器(Artisan Memory Compiler)根据布局面积所编译出最佳内存大小为1152字节，仍大于本发明需求的内存1140字节，因此并不会浪费布局面积。另外，上面图3实施例中，熟知此技术者应当可轻易知道，初始地址供应器30以及第二地址供应器32可以用查找表实施，故不予赘述。
上述的本发明实施例的回旋交错及去交错电路，经由归纳整理后，可整理出一套回旋交错及去交错方法。图5为本发明实施例的回旋交错及去交错方法流程图，请参照图5与图3。首先，提供N个缓存器310以及内存(步骤501)。对应于每一个第一缓存器310，提供结束地址默认值、基础地址以及初始地址(步骤503)。当初始化时，每一第一缓存器310储存对应的初始地址(步骤505)。
接下来，取出第J个缓存器所储存的地址作为第一地址ADD1，与对应的基础地址ADD2合成为合成地址ADD3。根据合成地址ADD3，从内存读取出资料并储存输入资料DATA_IN(步骤507)。判断第J个缓存器所储存的地址加上1(本实施例为1，但本发明不限于此)，是否大于该第J个缓存器所对应的结束地址默认值(步骤509)。当加总的结果大于该第J个缓存器所对应的结束地址默认值时，将第J个缓存器对应之初始地址储存至第J个缓存器(步骤511)。否则将加总之结果储存于第J个缓存器(步骤513)。其中N、J皆为自然数，并且合成地址ADD3的最低有效位(Least Significant Bit，LSB)为第J个缓存器所储存之地址，合成地址的最高有效位(Most Significant Bit，MSB)为第J个缓存器所对应之基础地址。
综上所述，在本发明因采用共享加法器的方式，并且透过适当的安排内存地址，降低缓存器的需求，因此可以减少晶体管数目(GateCount)，以达到减少芯片布局面积，降低成本的功效。
虽然本发明已以优选实施例公开如上，但其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当视权利要求所界定的范围为准。
权利要求
1.一种回旋交错及去交错电路，包括一初始地址供应器，提供多数个初始地址，接收一初始控制讯号以及一累加地址，根据该初始控制讯号决定输出该些初始地址以及该累加地址其中之一；一第一地址供应器，接收一第一控制讯号以及该初始地址供应器的输出，暂存该初始地址供应器的输出并根据该第一控制讯号输出一第一地址；一第二地址供应器，提供多数个基础地址，接收一第二控制讯号，根据该第二控制讯号决定输出该些基础地址其中之一作为一第二地址；一地址合成器，接收该第一地址以及该第二地址，将这两个地址合成一第三地址；一加法器，接收该第一地址，将该第一地址累加一默认值后做为该累加地址；一内存，接收一输入资料以及该第三地址，根据该第三地址，存取该输入资料；以及一控制器，接收该累加地址，用以根据该累加地址，控制该内存存取该输入资料，并输出该初始控制讯号、该第一控制讯号、该第二控制讯号。
2.如权利要求1所述的回旋交错及去交错电路，其中该第二地址供应器为一查找表(Look Up Table)。
3.如权利要求1所述的回旋交错及去交错电路，其中该初始地址供应器为一查找表(Look Up Table)。
4.如权利要求1所述的回旋交错及去交错电路，其中该初始地址供应器包括多数个初始缓存器，该每一个初始缓存器分别储存该些初始地址；以及一初始选择器，接收该些初始缓存器输出的该些初始地址以及该累加地址，根据该初始控制讯号决定输出该些初始地址以及该累加地址其中之一。
5.如权利要求4所述的回旋交错及去交错电路，其中该第一地址供应器包括多数个第一缓存器，该些第一缓存器接收该初始选择器的输出；以及一第一选择器，接收该些第一缓存器的输出以及该第一控制讯号，根据该第一控制讯号决定输出该些第一缓存器的资料其中之一作为该第一地址。
6.如权利要求1所述的回旋交错及去交错电路，其中该第二地址供应器包括多数个第二缓存器，该些第二缓存器储存该些基础地址；以及一第二选择器，接收该些第二缓存器输出的该些基础地址以及该第二控制讯号，根据该第二控制讯号决定输出该些基础地址其中之一作为该第二地址。
7.如权利要求1所述的回旋交错及去交错电路，其中该第三地址的最高有效位(Most Significant Bit，MSB)为该第二地址，该第三地址最低有效位(Least Significant Bit，LSB)为该第一地址。
8.如权利要求1所述的回旋交错及去交错电路，其中该默认值为1。
9.如权利要求5所述的回旋交错及去交错电路，其中该控制器输出该第一控制讯号控制该第一选择器输出该些第一缓存器其中之一所储存的资料作为该第一地址，并输出该第二控制讯号控制该第二地址提供器输出与该第二缓存器所对应的基础地址作为该第二地址，并根据该第三地址控制该内存存取一输入资料，以及接收该累加地址，当该累加地址大于一结束地址时，输出该第一控制讯号控制该第一选择器，将该缓存器所对应的初始地址储存至该缓存器，当该累加地址小于等于该结束地址时，输出该第一控制讯号控制该第一选择器，将该累加地址储存于该缓存器。
10.一种回旋交错及去交错的方法，包括提供N个缓存器；对应于该每一个缓存器，提供一结束地址默认值、一基础地址以及一初始地址；提供一内存；取出第J个缓存器所储存的地址，与对应的基础地址合成为一合成地址；根据该合成地址，于该内存存取一输入资料；以及将第J个缓存器所储存的地址加上一预设地址值，当加总的结果大于该第J个缓存器所对应的该结束地址默认值时，将第J个缓存器所对应的初始地址储存至第J个缓存器，否则将加总的结果储存于第J个缓存器，其中N、J皆为自然数。
11.如权利要求10所述的回旋交错及去交错的方法，其中该地址默认值为1。
12.如权利要求10所述的回旋交错及去交错的方法，其中该合成地址的最低有效位(Least Significant Bit，LSB)为第J个缓存器所储存的地址，该合成地址的最高有效位(Most Significant Bit，MSB)为第J个缓存器所对应的基础地址。
13.如权利要求10所述的回旋交错及去交错的方法，其中该内存为随机存取内存。
14.如权利要求10所述的回旋交错及去交错的方法，其中更包括，当初始化时，每一该些缓存器储存对应的该初始地址。
全文摘要
一种回旋交错及去交错的电路与方法，此回旋交错及去交错的电路包括初始地址供应器、第一地址供应器、第二地址供应器、地址合成器、加法器、控制器以及内存。其中，控制器可使这些地址供应器，在同一时间提供或储存相对应信道的地址，且采用共享加法器的方式，并透过适当的安排内存地址，降低缓存器的需求，因此可以减少晶体管数目(Gate Count)以达到减少芯片布局面积。
文档编号H03M13/27GK1937751SQ20051010552
公开日2007年3月28日 申请日期2005年9月23日 优先权日2005年9月23日
发明者林家骏 申请人:凌阳科技股份有限公司