专利名称：检测相位的电路和方法
技术领域：
本发明涉及一种相位检测器电路和方法，更具体地涉及这样一种相位检测器电路和方法，其具有减少了由输入信号和外部条件变化而引起的相位偏移的变化。
背景技术：
延迟锁存环路(DLL)或相位锁存环路(PLL)包括用于检测所提供的内部时钟信号和外部时钟信号之间的相位差的相位检测器。延迟锁存环路(DLL)用于存储器件中，例如同步动态随机存取存储器(SDRAM)。
通常，半导体器件以比外部时钟信号频率更高的频率工作，从而半导体器件产生具有比外部时钟信号频率更高频率的内部时钟信号。在处理期间，会产生与期望时钟信号之间的相位误差。因此，在利用二进制码时钟信号的数字信号传输中，输入信号的逻辑值(例如，低逻辑电平或高逻辑值)将被确定。
相位检测器用于检测相位误差，即，两个输入信号之间的相位差，从而产生与相位差对应的时钟信号。两个输入信号包括参考信号和保持信号。这两个输入信号中的一个可以用作参考信号并且可以与保持信号相比较。保持信号的转换早于参考信号时所产生的时钟信号具有与参考信号的转换早于保持信号时所产生的时钟信号相反的相位。
图1是示出相位检测器工作的波形图。
图1中的相位检测器用于检测所接收的两个频率之间的相位差。参考图1中所示的波形，具有脉冲宽度的相位检测信号被输出，该脉冲宽度由两个输入信号(参考信号和反馈输出信号)之间的相位差所决定。当脉冲的量级不变时，相位检测信号的脉冲宽度根据这两个输入信号间的相位差而变化。因此，当两个输入信号的信号转换(例如，上升转换)的顺序改变时，相位检测信号的符号反向。因此，当前输出信号和期望输出信号之间的相位差的量可以被检测。
图2是示出了传统相位检测器的结构图。
参考图2，传统相位检测器接收输入信号IN和反相输入信号INB，并且检测输入信号IN和时钟信号CLK之间的相位差以产生相位检测信号OUT和反相的相位检测信号OUTB。
图3是示出了传统相位检测器的电路图。
参考图3，传统相位检测器包括差动放大器310，输出负载锁存器320和输出锁存器330。
差动放大器310差动地放大第一节点ND1和第二节点ND2之间的相位差。当时钟信号CLK具有逻辑低电平时，第一和第二节点ND1和ND2上的电压被电源电压强制到高电压电平。当时钟信号CLK具有逻辑高电平时，差动放大器310的NMOS晶体管N0被导通。基于输入信号IN和反相输入信号INB，NMOS晶体管N1或NMOS晶体管N2被导通，从而在第一和第二节点ND1、ND2之间施加预定的电位差。
输出负载锁存器320包括连接到第一节点ND1的第一CMOS反相器322，和连接到第二节点ND2的第二CMOS反相器324。第一CMOS反相器322的输出电压Vo被施加到第二CMOS反相器324，且第二CMOS反相器324的输出电压Vob被施加到第一CMOS反相器322。因此，第一和第二CMOS反相器322和324相互交叉耦合。
在时钟信号CLK具有逻辑高电平的情况下，当输入信号IN具有逻辑高电平时第一CMOS反相器322输出具有逻辑低电平的电压Vo。具有逻辑低电平的电压Vo被施加到第二CMOS反相器324的PMOS晶体管P0的栅极，从而导通PMOS晶体管P0。因此，具有上升了的电压电平的输出电压Vob从第二CMOS反相器324输出并且提供给输出锁存器330。
在时钟信号CLK具有逻辑高电平的情况下，当反相输入信号INB具有逻辑高电平时第二CMOS反相器324输出具有逻辑低电平的电压Vob。具有逻辑低电平的电压Vob被施加到第一CMOS反相器322的PMOS晶体管P1的栅极，从而导通PMOS晶体管P1。因此，具有上升了的电压电平的输出电压Vo从第一CMOS反相器322输出并且提供给输出锁存器330。第一CMOS反相器322的输出电压Vo和第二CMOS反相器324的输出电压Vob提供给输出锁存器330。因为输入信号IN和反相信号INB被同时分别输入到第一和第二CMOS反相器322和324，所以当时钟信号CLK具有逻辑高电平时，第一和第二CMOS反相器322和324的输出电压Vo和Vob具有彼此相反的逻辑电平。
输出锁存器330锁存从第一和第二CMOS反相器322和324提供的输出电压Vo和Vob。具体地，输出锁存器330包括两个NAND门电路332和334，它们相互交叉耦合。也就是说，NAND门电路332的输出提供给NAND门电路334而NAND门电路334的输出提供给NAND门电路332。输出锁存器330锁存第一CMOS反相器322的输出电压Vo和第二CMOS反相器324的的输出电压Vob以提供相位检测信号OUT和OUTB。
图4是示出了图3中的传统相位检测器的示例性逻辑电路。
参考图4，传统的相位检测器包括NAND门电路410和NAND门电路420。NAND门电路410接收时钟信号CLK、输入信号IN和NAND门电路420的输出VOB。NAND门电路420接收时钟信号CLK、反相输入信号INB和NAND门电路410的输出VO。传统相位检测器还包括NAND门电路430和NAND门电路440。NAND门电路430接收NAND门电路410的输出VO和NAND门电路440的输出OUTB，并且NAND门电路440接收NAND门电路420的输出VOB和NAND门电路430的输出OUT。也就是说，NAND门电路410和420相互交叉耦合，以及NAND门电路430和440相互交叉耦合。
当时钟信号CLK具有逻辑低电平时，NAND门电路410和420的输出Vo和Vob恒定具有逻辑高电平。NAND门电路430和440锁存输出Vo和Vob的逻辑电平，并且分别输出在先前时钟处储存的输出Vo和Vob的逻辑值作为相位检测信号OUT和OUTB。
当时钟信号CLK具有逻辑高电平时，输出电压Vo和Vob的电压电平基于输入信号IN和反相输入信号INB的逻辑电平以上述图3中相同的方式确定。输出电压Vo和Vob的电压电平被分别提供给NAND门电路430和440，从而产生相位检测信号OUT和OUTB。
当相位检测器电路用在延迟锁存环路(DLL)中时，偏移应该非常小并且对输入信号和外部条件变化的敏感度也较小，因此防止了效率降低和性能的下降。然而，当时钟信号CLK从逻辑低电平转换到逻辑高电平或从逻辑高电平转换到逻辑低电平时，传统相位检测器电路根据输入信号IN和INB的变化导致输出信号OUT和OUTB的变化。
此外，当输入信号的转换与时钟信号CLK的转换同时发生时，相位检测器的输出信号的变化将变得不可预测。
此外，由于对制造工艺、温度、工作电压等的变化的敏感性，相位检测器的输出信号可以根据输入信号的阈值电压而改变。
发明内容
因此，提供本发明来基本上解决由有关技术的限制和缺点所引起的一个或多个问题。
根据第一个方面，本发明涉及一种用于检测相位的电路。该电路的第一反相器配置为响应于时钟信号和第一控制信号而将输入信号反相以产生第一差动输入信号并且阻断输入信号的传输。第二反相器配置为响应于时钟信号和第二控制信号而将反相输入信号反相以产生第二差动输入信号并且阻断反相输入信号的传输。差动放大器配置为响应于时钟信号而差动地放大第一和第二差动输入信号以提供作为所述第一和第二控制信号的第一和第二差动输出信号。输出负载锁存器配置为锁存第一和第二差动输出信号以产生第一和第二锁存输出信号。输出锁存器配置为锁存第一和第二锁存输出信号以输出相位检测信号。
在一个实施例中，当时钟信号具有第一电平时第一反相器将输入信号反相，从而将所述第一差动输入信号提供给差动放大器，当时钟信号具有第二电平时第一反相器提供在先前时钟处具有预定电平的第一差动输入信号，并且阻断输入信号的传输。
在一个实施例中，第一反相器包括第一PMOS晶体管，其响应于时钟信号的第一电平而被激活；串行耦合到第一PMOS晶体管的第一NMOS晶体管，其响应于第一控制信号的第二电平而被激活；串行耦合到第一NMOS晶体管的第二NMOS晶体管，其响应于输入信号的第二电平而被激活。
在一个实施例中，第一差动输入信号对应于耦合在第一PMOS晶体管和第一NMOS晶体管之间的节点处的电压电平。
在一个实施例中，第二反相器基于具有第一电平的时钟信号和第二控制信号而将反相输入信号反相，从而将第二差动输入信号提供给差动放大器，当时钟信号具有第二电平时，该第二反相器提供在先前时钟处具有预定电平的第二差动输入信号并且阻断反相输入信号的传输。在一个实施例中，所述第二反相器包括第二PMOS晶体管，其响应于时钟信号的第一电平而被激活；串行耦合到第二PMOS晶体管的第三NMOS晶体管，其响应于第一控制信号的第二电平而被激活；串行耦合到第三NMOS晶体管的第四NMOS晶体管，其响应于输入信号的第二电平而被激活。在一个实施例中，第二差动输入信号对应于耦合在第二PMOS晶体管和第三NMOS晶体管之间的节点上的电压电平。
在一个实施例中，差动放大器包括偏置电流源，其响应于时钟信号的第一电平而被激活。
在一个实施例中，输出负载锁存器包括第一CMOS反相器和交叉耦合到第一CMOS反相器的第二CMOS反相器。
在一个实施例中，输出锁存器包括第一NAND门电路和交叉耦合到第一NAND门电路的第二NAND门电路。
根据另一方面，本发明涉及一种检测相位的方法。该方法包括响应于时钟信号和第一控制信号而将输入信号反相以产生第一差动输入信号，并且阻断输入信号的传输；响应于时钟信号和第二控制信号而将反相输入信号反相以产生第二差动输2信号，并且阻断反相信号的传输；响应于时钟信号而差动放大第一和第二差动输入信号以提供作为所述第一和第二控制信号的第一和第二差动输出信号；锁存第一和第二差动输出信号以产生第一和第二锁存输出信号；以及锁存第一和第二锁存输出信号以输出相位检测信号。
在一个实施例中，将输入信号反相包括响应于具有第一电平的时钟信号而将输入信号反相，从而提供所述第一差动输入信号；响应于具有第二电平的时钟信号，提供在先前时钟处具有预定电平的第一差动输入信号，并且阻断输入信号的传输。
在一个实施例中，将反相输入信号反相包括响应于具有第一电平的时钟信号而将反相输入信号反相，从而提供所述第二差动输入信号；以及响应于具有第二电平的时钟信号，提供在先前时钟处具有预定电平的第二差动输入信号，并且阻断反相输入信号的传输。
在一个实施例中，差动放大第一和第二差动输入信号包括当时钟信号具有第一电平时，提供第一和第二差动输出信号作为第一和第二控制信号；当时钟信号具有第二电平时，提供处于未激活状态的第一和第二差动输出信号作为第一和第二控制信号。
在一个实施例中，锁存第一和第二差动输出信号包括，响应于时钟信号，提供第一锁存输出信号作为用于产生第二锁存输出信号的输入信号，并且提供第二锁存输出信号作为用于产生第一锁存输出信号的输入信号。
在一个实施例中，锁存第一和第二锁存输出信号以输出相位检测信号包括对第一锁存输出信号和相位检测信号执行逻辑操作，以产生反相相位检测信号；以及对第二锁存输出信号和反相相位检测信号执行逻辑操作，以产生相位检测信号。
根据如附图中出示的本发明优选方面的更具体的描述，本发明的上述和其他目的、特点和优点将变得明显，其中不同附图中相同的附图标记指代相同的部件。
图1是示出相位检测器的波形图。
图2是示出传统相位检测器的结构图。
图3是示出传统相位检测器的电路图。
图4是示出图3中传统相位检测器的示例性逻辑电路。
图5是示出根据本发明示例性实施例的相位检测器的方框图。
图6是示出根据本发明示例性实施例的相位检测器的方框图。
图7是示出根据本发明示例性实施例的相位检测器的电路图。
图8是示出图7的相位检测器工作的波形图。
具体实施例方式
在下文中，将参考附图更详细地描述本发明。
图5是示出根据本发明示例性实施例的相位检测器的方框图。
参考图5，根据本发明示例性实施例的相位检测器分别通过三态(tri-state)缓冲器501和503接收输入信号IN和反相输入信号INB，其由时钟信号CLK的控制。当时钟信号CLK改变为逻辑高电平时，三态缓冲器501和503停止工作，因此输入信号IN和反相输入信号INB的经过三态缓冲器501和503的传输被阻断，从而防止输入信号IN的其他变化影响相位检测器500。输入信号IN和时钟信号CLK之间的相位差从相位检测器输出。
图6是示出根据本发明示例性实施例的相位检测器的方框图。
参考图6，相位检测器包括第一反相器(inverter)610、第二反相器620、差动放大器630、输出负载锁存器(latch)640和输出锁存器650。
第一反相器610接收时钟信号CLK、反相输入信号IN和从差动放大器630输出的第一控制信号，从而将第一差动输入信号提供给差动放大器630。
第二反相器620接收时钟信号CLK、输入信号INB和从差动放大器630输出的第二控制信号，从而将第二差动输入信号提供给差动放大器630。
差动放大器630基于所接收的第一和第二差动输入信号而产生第一和第二差动输出信号，并且将该第一和第二差动输出信号作为第一和第二控制信号分别提供给第一和第二反相器610和620。
输出负载锁存器640锁存第一和第二差动输出信号以产生第一和第二锁存输出信号，其中它们之间的电位差基于锁存的第一和第二差动输出信号而控制。第一和第二锁存输出信号被输出到输出锁存器650。
输出锁存器650锁存所接收的锁存输出信号以产生相位检测信号OUT和OUTB。
图7是示出根据本发明示例性实施例的相位检测器的详细电路图。
参考图7，相位检测器可以包括第一反相器700、第二反相器710、差动放大器720、输出负载锁存器730和输出锁存器740。
第一反相器700基于具有第一电平的时钟信号CLK以及第一控制信号Vs将输入信号IN反相，从而产生第一差动输入信号Vt。当时钟信号CLK的逻辑电平改变为第二逻辑电平时，输入信号IN向第一反相器700的传输被阻断。在一实施例中，第一反相器700可以包括PMOS晶体管P4以及串行耦合到PMOS晶体管P4的NMOS晶体管N5和N7。PMOS晶体管P4具有由时钟信号CLK控制的栅极，NMOS晶体管N5具有由第一控制信号Vs控制的门电路。NMOS晶体管N7具有由输入信号IN控制的栅极。
第二反相器710基于具有第一电平的时钟信号CLK和第二控制信号Vsb将输入信号INB反相，从而产生第二差动输入信号Vtb。当时钟信号CLK的逻辑电平改变为第二逻辑电平时，反相输入信号INB向第二反相器710的传输被阻断。在一实施例中，第二反相器710可以包括PMOS晶体管P5和串行耦合到PMOS晶体管P5的NMOS晶体管N6和N8。PMOS晶体管P5具有由时钟信号CLK控制的栅极，以及NMOS晶体管N6具有由第二控制信号Vsb控制的栅极。NMOS晶体管N8具有由反相输入信号INB控制的栅极。
差动放大器720基于第一和第二差动输入信号Vt和Vtb以及时钟信号CLK而产生第一和第二差动输出信号(Vs和Vsb)。将第一和第二差动输出信号提供给第一和第二反相器700和710作为第一和第二控制信号Vs和Vsb。在一实施例中，差动放大器720可以包括其栅极由第一差动输入信号Vt控制的NMOS晶体管N1，其栅极由第二差动输入信号Vtb控制的NMOS晶体管N2，以及其门电路由时钟信号CLK控制的NMOS晶体管N0。NMOS晶体管N0被串行耦合到NMOS晶体管N1和N2。
当时钟信号CLK具有逻辑高电平时，差动放大器720提供具有第一和第二控制信号Vs和Vsb的第一和第二反相器700和710。
响应于时钟信号CLK，输出锁存器730锁存差动放大器720的第一和第二差动输出信号Vs和Vsb，从而产生第一和第二锁存输出信号Vo和Vob。在一实施例中，输出锁存器730可以包括其栅极由时钟信号CLK控制的PMOS晶体管P2和P3，以及第一和第二反相器732和734。第一反相器732包括PMOS晶体管P0和串行耦合到PMOS晶体管P0的NMOS晶体管N3。第二反相器734包括PMOS晶体管P1和串行耦合到PMOS晶体管P1的NMOS晶体管N4。
PMOS晶体管P0具有耦合到PMOS晶体管P2漏极的漏极。PMOS晶体管P0和NMOS晶体管N3的栅极由第四节点ND4的电压Vob(从第二反相器734输出的第二锁存输出信号)控制。PMOS晶体管P1具有耦合到PMOS晶体管P3漏极的漏极。PMOS晶体管P1和NMOS晶体管N4的棚极由第三节点ND3的电压Vo(从第一反相器732输出的第一锁存输出信号)控制。也就是说，第一和第二反相器732和734相互交叉耦合。
输出锁存器740包括相互交叉耦合的NAND门电路742和744。NAND门电路742接收第三节点ND3的输出电压Vo的逻辑电平和NAND门电路744的输出OUT。此外，NAND门电路744接收第四节点ND4处的输出电压Vob的逻辑电平和NAND门电路742的输出OUTB。
图8是示出图7的相位检测器工作的波形图。
下面参考图7和图8描述本发明的相位检测器的工作。
根据输入信号IN和时钟信号CLK的变化所得到的输出信号如下。
首先，关于图8中的时间间隔“D”，当时钟信号CLK具有逻辑高电平而输入信号IN具有逻辑低电平时，图7中的NMOS晶体管N 7被截止。因此，由于反相输入信号INB具有逻辑高电平，所以NMOS晶体管N8被导通。PMOS晶体管P2、P3、P4和P5由具有逻辑高电平的时钟信号CLK截止。因此，通过先前时钟处所提供的电源电压可以使电压Vt、Vtb、Vo和Vob的初始状态保持为高电位。
因此，差动放大器720的接收第一和第二差动输入信号Vt和Vtb的NMOS晶体管N1和N2被导通。因此，由于输入到输出负载锁存器730的电压Vo和Vob具有高电位，所以输出负载锁存器730的第一和第二反相器732和734的NMOS晶体管N3和N4也被导通。NMOS晶体管N0也被具有逻辑高电平的时钟信号CLK导通。
在上述条件下，第二节点ND2上的电压Vsb被具有高电压电位的电压Vob强制到高电压电平，从而导通NMOS晶体管N6。此外，NMOS晶体管N8被具有逻辑高电平的反相输入信号INB导通，从而第二节点ND6上的电压Vtb下降到低电压电位。
当电压Vtb下降到NMOS晶体管N2的阈值电压以下时，NMOS晶体管N2被截止，并且第二节点ND2上的电压Vsb具有从初始电压电平减小的电压电平。类似地，第四节点ND4上电压Vob的电压电平比其初始电压电平低。然而，电压Vsb和Vob都仍然保持在逻辑高电平。
类似地，具有逻辑低电平的输入信号IN导致NMOS晶体管N7截止，第一节点ND1上的电压Vs被电压Vo强制到高电压电平，从而导通NMOS晶体管N5。因此，电压Vt由在先前时钟处提供的电源电压保持在高电压电位，从而导通NMOS晶体管N1。
此外，具有逻辑高电平的时钟信号CLK使NMOS晶体管N0导通，从而电流从NMOS晶体管N0恒定不变地拉出，因此第一节点ND1上的电压电位逐渐下降。因此，电压Vo的电压电平会下降。
当电压Vo具有低电压电平时，第二反相器734的PMOS晶体管P1被导通，其接收电压Vo作为控制信号，并且NMOS晶体管N4被截止，从而通过耦合到PMOS晶体管P1的电源电压，电压Vob可以具有更高的电压电位。
将第一和第二锁存输出信号Vo和Vob的电压电平提供给输出锁存器740。输出锁存器740输出具有逻辑低电平的相位检测信号OUT，并且输出具有逻辑高电平的反相相位检测信号OUTB。在预定的时间周期内上述输出逻辑值被保持并且在下一时钟被输出。这表明了时钟信号CLK的转换在输入信号IN的转换之前。
也就是说，当输入信号IN在时钟信号CLK转换之后转换时，输出具有与输入信号IN和时钟信号CLK的转换之间的相位差对应的脉冲宽度的反相相位检测信号OUTB，并且可以检测输入信号IN和时钟信号CLK之间的相位差的量。
接下来，关于时间间隔“B”，当时钟信号CLK具有逻辑高电平并且输入信号IN具有逻辑高电平时，NMOS晶体管N7被导通。因此， NMOS晶体管N8由具有逻辑低电平的反相输入信号INB截止。因为时钟信号CLK具有逻辑高电平，所以PMOS晶体管P2、P3、P4和P5被截止。因此，通过在先前时钟处所提供的电源电压，电压Vt、Vtb、Vo和Vob具有保持为高电压电位的初始状态。
因此，电压Vt和Vtb的高电压电平使NMOS晶体管N1和N2导通。具有高电压电平的电压Vo和Vob导致NMOS晶体管N3和N4也导通。NMOS晶体管N0也被具有逻辑高电平的时钟信号CLK导通。
在上述条件下，NMOS晶体管N6被第二节点ND2上的电压Vsb导通，其被电压Vob强制到高电压电位，同时，NMOS晶体管N8被具有逻辑低电平的反相输入信号INB截止。
此外，NMOS晶体管N7被具有逻辑高电平的输入信号IN导通，从而电压Vt下降而具有逻辑低电平。当电压Vt下降到NMOS晶体管N1的阈值电压以下时，NMOS晶体管N1被截止，从而第一节点ND1上的电压Vs保持在预定电压电平。虽然电压Vo从初始电压电平减小了，但是电压Vo保持逻辑高电平。
类似地，具有逻辑低电平的反相输入信号INB使NMOS晶体管N8截止，并且第二节点ND2上的电压Vsb被电压Vob强制到高电压电平，从而截止NMOS晶体管N6。电压Vtb由在先前时钟处提供的电源电压保持在高电压电位，从而导通NMOS晶体管N2。NMOS晶体管N0也被具有逻辑高电平的时钟信号CLK导通，从而电流从NMOS晶体管N0恒定不变地拉出，因此第二节点ND2上的电压电位逐渐下降。因此，电压Vob可具有更低的电压电位。
当电压Vob具有低电压电位时，第一反相器732的PMOS晶体管P0被导通，其接收电压Vob作为控制信号，并且NMOS晶体管N3被截止，从而电压Vo通过耦合到PMOS晶体管P0的电源电压可以具有更高的电压电位。
电压Vo和Vob的电压电平被提供给输出锁存器740。输出锁存器740输出具有逻辑高电平的相位检测信号OUT和具有逻辑低电平的反相相位检测信号OUTB。在预定的时间周期内上述输出逻辑电平被保持并且在下一时钟输出。这意味着输入信号IN的转换在时钟信号CLK的转换之前。
也就是说，当时钟信号CLK在输入信号IN转换之后转换时，输出具有与时钟信号CLK和输入信号IN的转换之间的相位差对应的脉冲宽度的相位检测信号OUT，并且可以检测它们之间的相位差的量。
关于时间间隔“A”和“C”，当时钟信号CLK具有逻辑低电平时，PMOS晶体管P2、P3、P4和P5被导通而NMOS晶体管N0被截止。电压Vt、Vtb、Vo和Vob被电源电压强制到高电压电平。因此，第一反相器732的NMOS晶体管N3被电压Vob导通，第二反相器734的NMOS晶体管N4被电压Vo导通。因此，第一和第二节点ND1和ND2上的电压Vs和Vsb具有高电压电位，从而NMOS晶体管N5和N6被导通。
在上述条件下，当输入信号IN具有逻辑高电平(时间间隔“C”)时，NMOS晶体管N7被导通，以减小第五节点ND5上电压Vt的电压电平。当电压Vt比NMOS晶体管N1的阈值电压低时，NMOS晶体管N1被截止，并且第一节点ND1上的电压Vs保持预定电压电平，因此电压Vs具有高逻辑电平。因此，电压Vo也可以具有高电压电平。
此外，反相输入信号INB具有逻辑低电平而截止NMOS晶体管N8。第六节点ND6上的电压Vtb保持先前时钟处的电压电平。因此，NMOS晶体管N2和N6被导通，同时NMOS晶体管N0被具有逻辑低电平的时钟信号CLK截止。电压Vsb具有比电压Vs的电压电平低的电压电平，然而，电压Vsb具有逻辑高电平。因此，电压Vob也具有逻辑高电平。
具有逻辑高电平的电压Vo和Vob的电压电平同时提供给输出锁存器740的NAND门电路742和744，具有先前时钟处的逻辑值的相位检测信号OUT和OUTB从输出锁存器740输出。
因此，当时钟信号CLK具有逻辑低电平并且输入信号IN具有逻辑低电平(时间间隔“A”)时，以与时间间隔“C”中相同的方式产生相位检测信号OUT和OUTB，在时间间隔“C”处输入信号IN具有逻辑高电平。
根据本发明的示例性实施例，当输入信号的变化被传送到输出信号时，可以防止输入信号的其他变化，从而相位检测器的不精确操作可以被减少。
因此，根据本发明示例性实施例的电路可以使对制造工艺和环境变化的敏感度减小，当用于延迟锁存环路(DLL)时，从而可以避免降低效率和性能的显著下降。
此外，可以将选择性激活的NMOS晶体管增加到输入信号的传送路径上，从而输入信号不会导致输出信号的变化。
虽然已经参考示例性实施例具体地示出和描述了本发明，但是本领域普通技术人员应该理解，在此可以做出各种形式上和细节上的变化，而不脱离由所附权利要求所限定的本发明精神和范围。
权利要求
1.一种用于检测相位的电路，包括第一反相器，其配置为响应于时钟信号和第一控制信号而将输入信号反相以产生第一差动输入信号并且阻断输入信号的传输；第二反相器，其配置为响应于时钟信号和第二控制信号而将反相输入信号反相以产生第二差动输入信号并且阻断反相输入信号的传输；差动放大器，其配置为响应于时钟信号而差动放大第一和第二差动输入信号以提供作为所述第一和第二控制信号的第一和第二差动输出信号；输出负载锁存器，其配置为锁存第一和第二差动输出信号以产生第一和第二锁存输出信号；以及输出锁存器，其配置为锁存第一和第二锁存输出信号以输出相位检测信号。
2.根据权利要求1所述的电路，其中，当时钟信号具有第一电平时所述第一反相器将输入信号反相，从而将所述第一差动输入信号提供给所述差动放大器，当时钟信号具有第二电平时所述第一反相器提供在先前时钟处具有预定电平的第一差动输入信号，并且阻断输入信号的传输。
3.根据权利要求2所述的电路，其中，所述第一反相器包括第一PMOS晶体管，其响应于时钟信号的第一电平而被激活；串行耦合到第一PMOS晶体管的第一NMOS晶体管，其响应于第一控制信号的第二电平而被激活；以及串行耦合到第一NMOS晶体管的第二NMOS晶体管，其响应于输入信号的第二电平而被激活。
4.根据权利要求3所述的电路，其中，所述第一差动输入信号对应于耦合在第一PMOS晶体管和第一NMOS晶体管之间的节点处的电压电平。
5.根据权利要求1所述的电路，其中，所述第二反相器基于具有第一电平的时钟信号和第二控制信号而将反相输入信号反相，从而将第二差动输入信号提供给差动放大器，并且当时钟信号具有第二电平时，该第二反相器提供在先前时钟处具有预定电平的第二差动输入信号并且阻断反相输入信号的传输。
6.根据权利要求5所述的电路，其中，所述第二反相器包括第二PMOS晶体管，其响应于时钟信号的第一电平而被激活；串行耦合到第二PMOS晶体管的第三NMOS晶体管，其响应于第一控制信号的第二电平而被激活；以及串行耦合到第三NMOS晶体管的第四NMOS晶体管，其响应于输入信号的第二电平而被激活。
7.根据权利要求6所述的电路，其中，所述第二差动输入信号对应于耦合在第二PMOS晶体管和第三NMOS晶体管之间的节点处的电压电平。
8.根据权利要求1所述的电路，其中，所述差动放大器包括偏置电流源，其响应于时钟信号的第一电平而被激活。
9.根据权利要求1所述的电路，其中，所述输出负载锁存器包括第一CMOS反相器和交叉耦合到第一CMOS反相器的第二CMOS反相器。
10.根据权利要求1所述的电路，其中，所述输出锁存器包括第一NAND门和交叉耦合到第一NAND门的第二NAND门。
11.一种检测相位的方法，包括响应于时钟信号和第一控制信号而将输入信号反相以产生第一差动输入信号，并且阻断输入信号的传输；响应于时钟信号和第二控制信号而将反相输入信号反相以产生第二差动输入信号，并且阻断反相信号的传输；响应于时钟信号而差动放大第一和第二差动输入信号以提供作为所述第一和第二控制信号的第一和第二差动输出信号；锁存第一和第二差动输出信号以产生第一和第二锁存输出信号；以及锁存第一和第二锁存输出信号以输出相位检测信号。
12.相据权利要求11所述的方法，其中，将输入信号反相包括响应于具有第一电平的时钟信号而将输入信号反相，从而提供所述第一差动输入信号；响应于具有第二电平的时钟信号，提供在先前时钟处具有预定电平的第一差动输入信号，并且阻断输入信号的传输。
13.根据权利要求11所述的方法，其中，将反相输入信号反相包括响应于具有第一电平的时钟信号而将反相输入信号反相，从而提供所述第二差动输入信号；以及响应于具有第二电平的时钟信号，提供在先前时钟处具有预定电平的第二差动输入信号，并且阻断反相输入信号的传输。
14.根据权利要求11所述的方法，其中，差动地放大所述第一和第二差动输入信号包括当时钟信号具有第一电平时，提供第一和第二差动输出信号作为第一和第二控制信号；当时钟信号具有第二电平时，提供处于未激活状态的第一和第二差动输出信号作为第一和第二控制信号。
15.根据权利要求11所述的方法，其中，所述锁存第一和第二差动输出信号包括，响应于时钟信号，提供第一锁存输出信号作为用于产生第二锁存输出信号的输入信号，并且提供第二锁存输出信号作为用于产生第一锁存输出信号的输入信号。
16.根据权利要求11所述的方法，其中，所述锁存第一和第二锁存输出信号以输出相位检测信号包括对第一锁存输出信号和相位检测信号执行逻辑操作，以产生反相相位检测信号；以及对第二锁存输出信号和反相相位检测信号执行逻辑操作，以产生相位检测信号。
全文摘要
一种用于检测相位的电路，包括第一反相器、第二反相器、差动放大器、输出负载锁存器和输出锁存器。第一和第二反相器接收输入信号和反相输入信号从而响应于时钟信号和第一第二控制信号而分别产生第一和第二差动输入信号，并且阻断输入信号和反相输入信号的传输。差动放大器响应于时钟信号而差动地放大第一和第二差动输入信号以提供作为所述第一和第二控制信号的第一和第二差动输出信号。输出负载锁存器锁存第一和第二差动输出信号以产生第一和第二锁存输出信号。输出锁存器锁存第一和第二锁存输出信号以输出相位检测信号。
文档编号H03D13/00GK1738191SQ200510109880
公开日2006年2月22日 申请日期2005年7月27日 优先权日2004年7月27日
发明者朴光一 申请人:三星电子株式会社