专利名称：使用两个混合器延迟的可变延迟线的制作方法
背景技术：
可变延迟线在许多不同类型的电路中，例如延迟锁定环路(DLL)中，用于延迟信号。可变延迟线通常包括混合器延迟和粗延迟。粗延迟通常包括一连串粗延迟元件或单元，每个粗延迟元件以相等量延迟输入信号。通过选择所用的粗延迟元件数，就可获得粗延迟值。混合器延迟通常提供的延迟在零和一个粗延迟元件的延迟之间。可变延迟线的混合器延迟和粗延迟在组合起来时就可根据控制信号输入提供所需的总延迟。
混合器延迟和粗延迟组合的一个缺点在于在粗延迟由一个粗延迟元件递增或递减的那一点，混合器延迟从其最小延迟变换到其最大延迟，或从其最大延迟变换到其最小延迟。混合器延迟和粗延迟这种突然的延迟改变也需要在输入时钟信号的相同相位期间发生，以避免同步问题。随着频率增加，同步问题变得更加明显。通常，同步问题的解决方案是使用多条延迟线或大的多路复用电路，但这两种方案都增加了布局的空间要求、电流消耗以及费用。
发明内容
本发明的一个实施例提供一种可变延迟线。所述可变延迟线包括第一混合器延迟，配置为提供第一信号；第二混合器延迟，配置为提供与第一信号互补的第二信号；以及粗延迟，配置为如果选择偶数个粗延迟元件则延迟第一信号，并且如果选择奇数个粗延迟元件则延迟第二信号。
参阅以下附图可更好地理解本发明实施例。附图中的元件彼此不一定按比例示出。相同的参考编号表示相应的类似部分。
图1是示出延迟锁定环路(DLL)一个实施例的图解。
图2是示出现有技术可变延迟线一个实施例的图解。
图3是示出通过现有技术延迟线的延迟的一个实施例的图表。
图4是示出按照本发明的可变延迟线一个实施例的图解。
图5是示出用于延迟线的粗延迟一个实施例的图解。
图6A的时序图示出用于可变延迟线作初始延迟选择的信号定时的一个实施例。
图6B的时序图示出用于可变延迟线作延迟选择改变的信号定时的一个实施例。
图6C的时序图示出用于可变延迟线作另一延迟选择改变的信号定时的一个实施例。
图6D的时序图示出用于可变延迟线作另一延迟选择改变的信号定时的一个实施例。
图7A的时序图示出如果通过粗延迟元件各部分的延迟不相等以及作初始延迟选择的用于可变延迟线的信号定时的一个实施例。
图7B的时序图示出如果通过粗延迟元件各部分的延迟不相等以及作延迟选择改变的用于可变延迟线的信号定时的一个实施例。
具体实施例方式
图1示出延迟锁定环路(DLL)100的一个实施例。DLL 100可用在各种不同类型的电路中，例如存储电路中。存储电路可以是同步动态随机存取存储器(SDRAM)、双数据速率同步动态随机存取存储器(DDR-SDRAM)等。DLL 100包括接收器104、可变延迟线108、片外驱动器(OCD)112、相位检测器116以及反馈延迟120。可变延迟线108根据来自相位检测器116的选择信号延迟时钟信号。
按照本发明，可变延迟线108没有频率限制，也没有同步问题。可变延迟线108包括连接到粗延迟的两个混合器延迟。混合器延迟提供互补延迟，这样两个混合器延迟的延迟总和等于一个粗延迟元件的延迟。如果选择偶数个粗延迟元件，则粗延迟还延迟来自一个混合器延迟的信号。如果选择奇数个粗延迟元件，则粗延迟还延迟来自另一混合器延迟的信号。
接收器104接收VCLK信号路径102上的时钟信号(VCLK)。接收器104通过CLK2D信号路径106电连接到可变延迟线108的输入以及相位检测器116的第一输入。可变延迟线108通过DCLK信号路径110电连接到OCD 112和反馈延迟120的输入。OCD 112的输出在DQS信号路径114上提供数据选通(DQS)信号。反馈延迟120的输出通过反馈(FB)信号路径122电连接到相位检测器116的第二输入。相位检测器116的输出通过选择(SEL)信号路径118电连接到可变延迟线108的控制输入。
接收器104缓冲VCLK信号，以提供CLK2D信号。可变延迟线108根据SEL信号延迟CLK2D信号，以提供DCLK信号。反馈延迟120对接收器104和OCD 112的延迟进行补偿，并向相位检测器116提供FB信号。相位检测器116对FB信号和CLK2D信号进行比较，并产生SEL信号以控制可变延迟线108。OCD 112接收DCLK信号，并在DQS信号路径114上输出DQS信号。虽然可变延迟线108示为DLL 100的一部分，但可变延迟线108可用在各种其它类型电路中。
图2示出现有技术可变延迟线109的一个实施例。可变延迟线109包括混合器延迟130和粗延迟134。CLK2D信号路径106电连接到混合器延迟130的输入。混合器延迟130的输出通过信号路径132电连接到粗延迟134的输入。粗延迟134的输出电连接到DCLK信号路径110。粗延迟134包括多个延迟元件。每个延迟元件提供基本上相等的延迟。所选的延迟元件数基于SEL信号路径118上的SEL信号，以提供所需的粗延迟(Tcr)。混合器延迟130根据SEL信号提供在零和一个粗延迟元件的延迟之间的延迟，以提供所需的混合器延迟(Tbl)。所以，通过混合器延迟130的延迟和通过粗延迟134的延迟的组合提供了所需的延迟。
图3的图表200示出通过现有技术延迟线109的延迟的一个实施例。图表200包括y轴202上的延迟和在x轴204上所选的元件。x轴204在216和218处被重复。图表200包括通过混合器延迟130的延迟210、通过粗延迟134的延迟208以及对于通过混合器延迟130和粗延迟134的延迟组合的总延迟206。混合器延迟130的延迟210是相对x轴204，并从零延迟改变到相当于一个粗延迟元件的延迟的最大延迟，如在214所示。粗延迟134的延迟208是相对x轴216，并根据所选的粗延迟元件数而改变。每个粗延迟元件的延迟示于212。总延迟206是相对x轴218，且等于混合器延迟130的延迟210加上粗延迟134的延迟208。
在所选粗延迟元件数递增或递减的每一点，混合器延迟130的延迟210从其最小延迟变换到其最大延迟，或从其最大延迟变换到其最小延迟。这称为同步点。随着电路频率的增加，这种变换变得更难实现，从而对可变延迟线109的性能产生负面影响。
图4示出按照本发明的可变延迟线300的一个实施例。在一个实施例中，可变延迟线300用来代替DLL 100中的可变延迟线108。可变延迟线300包括粗延迟元件304、混合器延迟308和312、粗延迟316以及控制电路318。CLK2D信号路径106通过“早”信号路径302电连接到粗延迟元件304的输入、混合器延迟308的第一输入以及混合器延迟312的第一输入。粗延迟元件304的输出通过“晚”信号路径306电连接到混合器延迟308的第二输入以及混合器延迟312的第二输入。
SEL信号路径118电连接到控制电路318的输入。控制电路318的第一输出通过B1信号路径322电连接到混合器延迟308的控制输入。控制电路318的第二输出通过B2信号路径320电连接到混合器延迟312的控制输入。控制电路318的第三输出通过C1信号路径324电连接到粗延迟316的控制输入。混合器延迟308的输出通过EL信号路径310电连接到粗延迟316的第一输入。混合器延迟312的输出通过LE信号路径314电连接到粗延迟316的第二输入。粗延迟316的输出电连接到DCLK信号路径110。
CLK2D信号和“早”信号路径302上的“早”信号相同。粗延迟元件304接收“早”信号，并在“晚”信号路径306上提供“晚”信号。“晚”信号相对于“早”信号延迟了一个粗延迟元件的延迟。混合器延迟308接收“早”信号路径302上的“早”信号、“晚”信号路径306上的“晚”信号以及B1信号路径322上的B1信号。混合器延迟308根据B1信号在“早”信号和“晚”信号之间进行内插，以在EL信号路径310上提供EL信号。混合器延迟312接收“早”信号路径302上的“早”信号、“晚”信号路径306上的“晚”信号以及B2信号路径320上的B2信号。混合器延迟312根据B2信号在“早”信号和“晚”信号之间进行内插，以在LE信号路径314上提供LE信号。
在一个实施例中，B1信号与B2信号互补，以提供与LE信号互补的EL信号。混合器延迟308的延迟(Tbl)和混合器延迟312的延迟(Tcr-Tbl)之和等于一个粗延迟元件的延迟(Tcr)。在另一实施例中，EL信号与LE信号不互补，除非当混合器延迟308的延迟为其最小延迟而混合器延迟312的延迟为其最大延迟时，或当混合器延迟308的延迟为其最大延迟而混合器延迟312的延迟为其最小延迟时。
B1信号将混合器延迟308的延迟设置为任何适合数值之一，视用于控制混合器延迟308的比特数而定。B2信号使用与B1信号值互补的值来设置混合器延迟312的延迟。在一个实施例中，B1信号和B2信号各使用三比特来分别设置混合器延迟308和混合器延迟312的延迟。对于混合器延迟308和混合器延迟312来说，三比特提供8个可能的控制设置。例如，如果B1信号等于“000”，则B2信号等于互补的“111”。如果B1信号等于“111”，则B2信号等于互补的“000”。如果B1信号等于“001”，则B2信号等于互补的“110”。
粗延迟316接收EL信号路径310上的EL信号、LE信号路径314上的LE信号以及C1信号路径324上的C1信号。C1信号选择要激活的粗延迟元件。粗延迟316根据C1信号，通过所选的延迟元件延迟EL信号或LE信号，以在DCLK信号路径110上提供DCLK信号，如以下参阅图5-7B所详细说明的。
工作时，在CLK2D信号路径106上接收输入信号。CLK2D信号在“早”信号路径302上提供“早”信号。CLK2D信号被粗延迟元件304延迟，以在“晚”信号路径306上提供“晚”信号。控制电路318接收SEL信号路径118上来自相位检测器116的SEL信号。控制电路318向混合器延迟308提供B1信号、向混合器延迟312提供B2信号并向粗延迟316提供C2信号，以选择在DCLK信号和CLK2D信号之间所需的延迟。根据B1信号，混合器延迟308在“早”信号和“晚”信号之间进行内插，以提供EL信号。根据B2信号，混合器延迟312在“早”信号和“晚”信号之间进行内插，以提供LE信号，LE信号与EL信号互补。根据C1信号，粗延迟316由所选数量的延迟元件延迟EL信号或LE信号，以在DCLK信号路径110上提供DCLK信号。
图5示出粗延迟316的一个实施例。粗延迟316包括任意合适数量的粗延迟单元330。在此实施例中，示出延迟单元零330a、延迟单元一330b、延迟单元二330c和延迟单元三330d。任意合适数量的延迟单元可放在延迟单元三330d的左边，以实现可变延迟线300的所需最大延迟。每个延迟单元包括“与非”门N0 338、“与非”门N1342、“与非”门N2 334以及反相器344。
延迟单元零330a包括“与非”门N0 338a、“与非”门N1 342a、“与非”门N2 334a以及反相器344a。“与非”门N2 334a的第一输入通过PRE信号路径332a电连接到“与非”门N0 338b的输出。“与非”门N2 334a的第二输入通过信号路径346a电连接到反相器344a的输出。“与非”门N2 334a的输出通过信号路径336a电连接到“与非”门N0 338a的第一输入。“与非”门N1 342a的第一输入电连接到选择零(SEL<0>)信号路径324a。“与非”门N1 342a的第二输入电连接到EL信号路径310。“与非”门N1 342a的输出通过信号路径340a电连接到“与非”门N0 338a的第二输入。“与非”门338a的输出电连接到DCLK信号路径110。
延迟单元一330b包括“与非”门N0 338b、“与非”门N1 342b、“与非”门N2 334b以及反相器344b。“与非”门N2 334b的第一输入通过PRE信号路径332b电连接到“与非”门N0 338c的输出。“与非”门N2 334b的第二输入通过信号路径346b电连接到反相器344b的输出。“与非”门N2 334b的输出通过信号路径336b电连接到“与非”门N0 338b的第一输入。“与非”门N1 342b的第一输入电连接到选择一(SEL<1>)信号路径324b。“与非”门N1 342b的第二输入电连接到LE信号路径314。“与非”门N1 342b的输出通过信号路径340b电连接到“与非”门N0 338b的第二输入。
延迟单元二330c包括“与非”门N0 338c、“与非”门N1 342c、“与非”门N2 334c以及反相器344c。延迟单元二330c的电连接类似于延迟单元零330a，不同之处在于“与非”门N2 334c的输入通过信号路径332c电连接到“与非”门N0 338d的输出，且“与非”门N1 342c的输入电连接到选择二(SEL<2>)信号路径324c。
延迟单元三330d包括“与非”门N0 338d、“与非”门N1 342d、“与非”门N2 334d以及反相器344d。延迟单元三330d的电连接类似于延迟单元一330b，不同之处在于“与非”门N2 334d的输入通过PRE信号路径332d电连接到延迟单元四(未示出)的“与非”门N0的输出，且“与非”门N1 342d的输入电连接到选择三(SEL<3>)信号路径324d。
偶数的延迟单元(例如330a和330c)的一个“与非”门N1 342输入电连接到偶数的选择信号路径(例如，分别为324a和324c)，且一个“与非”门N1 342输入电连接到EL信号路径310。奇数的延迟单元(例如330b和330d)的一个“与非”门N1 342输入电连接到奇数的选择信号路径(例如，324b和324d)，且一个“与非”门N1 342输入电连接到LE信号路径314。这种模式继续用于延迟单元三330d左边的延迟单元。
被激活的延迟单元数是通过在所需延迟单元的选择信号路径上提供逻辑高信号来选择的。例如，在选择零信号路径324a上的逻辑高信号激活延迟单元零330a。在选择一信号路径324b上的逻辑高信号，此时在选择零信号路径324a上为逻辑低信号，激活延迟单元一330b和延迟单元零330a。在选择二信号路径324c上的逻辑高信号，此时在选择零信号路径324a和选择一信号路径324b上均为逻辑低信号，激活延迟单元330a-330c，等等。
对于延迟单元零330a，在选择零信号路径324a上有逻辑高信号时，“与非”门N1 342a被启动。反相器344a对选择零信号路径324a上的逻辑高信号进行反相，并在信号路径346a上提供逻辑低信号，以禁止“与非”门N2 334a。“与非”门N2 334a在信号路径336a上输出逻辑高信号。“与非”门N1 342a响应于EL信号路径310上的逻辑低信号输出逻辑高信号，并响应于EL信号路径310上的逻辑高信号输出逻辑低信号。在信号路径336a上有逻辑高信号且在信号路径340a上有逻辑低信号时，“与非”门N0 338a在DCLK信号路径110上输出逻辑高信号。在信号路径340a上有逻辑高信号且在信号路径336a上有逻辑高信号时，“与非”门N0 338a在DCLK信号路径110上输出逻辑低信号。
所以，在选择零信号路径324a上有逻辑高信号时，“与非”门N0 338a响应于EL信号路径310上的逻辑高信号，在DCLK信号路径110上输出逻辑高信号。响应于EL信号路径310上的逻辑低信号，“与非”门N0 338a在DCLK信号路径110上输出逻辑低信号。EL信号由“与非”门N1 342a和“与非”门N0 338a延迟。总延迟等于混合器延迟308加上一个粗延迟单元的延迟。
在选择一信号路径324b上为逻辑高信号且在选择零信号路径324a上为逻辑低信号时，延迟单元一330b和延迟单元二330a被激活。在选择一信号路径324b上为逻辑高信号时，“与非”门N1 342b被启动，而“与非”门N2 334b被禁止。“与非”门N2 334b在信号路径336b上输出逻辑高信号。在选择零信号路径324a上为逻辑低信号时，“与非”门N1 342a被禁止，而“与非”门N2 334a被启动。“与非”门N1 342a在信号路径340a上输出逻辑高信号。
在LE信号路径314上为逻辑高信号时，“与非”门N1 342b在信号路径340b上输出逻辑低信号。在信号路径340b上为逻辑低信号且信号路径336b上为逻辑高信号时，“与非”门338b在信号路径332a上输出逻辑高信号。在信号路径332a上为逻辑高信号且在信号路径346a上为逻辑高信号时，“与非”门N2 334a在信号路径336a上输出逻辑低信号。在信号路径336a上为逻辑低信号且在信号路径340a上为逻辑高信号时，“与非”门N0 338a在DCLK信号路径110上输出逻辑高信号。
在LE信号路径314上为逻辑低信号时，“与非”门N1 342b在信号路径340b上输出逻辑高信号。在信号路径340b上为逻辑高信号且在信号路径336b上为逻辑高信号时，“与非”门338b在信号路径332a上输出逻辑低信号。在信号路径332a上为逻辑低信号且在信号路径346a上为逻辑高信号时，“与非”门N2 334a在信号路径336a上输出逻辑高信号。在信号路径336a上为逻辑高信号且在信号路径340a上为逻辑高信号时，“与非”门N0 338a在DCLK信号路径110上输出逻辑低信号。
所以，在选择一信号路径324b上为逻辑高信号且在选择零信号路径324a上为逻辑低信号时，响应于LE信号路径314上的逻辑高信号，“与非”门N0 338a在DCLK信号路径110上输出逻辑高信号。响应于LE信号路径314上的逻辑低信号，“与非”门N0 338a在DCLK信号路径110上输出逻辑低信号。LE信号由“与非”门N1 342b、“与非”门N0 338b、“与非”门N2 334a和“与非”门N0 338a延迟。总延迟等于混合器延迟312加上两个粗延迟单元的延迟。
根据哪个选择信号路径接收到逻辑高信号，LE信号路径314上的LE信号或EL信号路径310上的EL信号将通过所选数量的延迟单元被延迟。LE信号和EL信号是互补的。所以，当LE信号设置为最小延迟时，EL信号设置为最大延迟，而当LE信号设置为最大延迟时，EL信号设置为最小延迟。图6A-6D示出粗延迟316在和混合器延迟308以及混合器延迟312组合时如何防止同步问题的发生。
图6A的时序图400A示出可变延迟线300作初始延迟选择的信号定时的一个实施例。在此实施例中，B1信号等于“000”，B2信号等于“111”，且C1信号等于“000”。C1信号的“000”值选择粗延迟316中的延迟单元零330a，B1信号的“000”值为混合器延迟308选择最小延迟或无延迟，而B2信号的“111”值为混合器延迟312选择互补的最大延迟。时序图400A包括EL信号路径310上的EL信号402、LE信号路径314上的LE信号404、PRE信号路径332a上的延迟单元零PRE信号406、EL信号路径310上的延迟单元零IN信号408、以及DCLK信号路径110上的延迟单元零OUT信号410。
对C1信号的“000”值作出响应，选择零信号路径324a上的选择零信号是逻辑高，它启动“与非”门N1 342a并禁止“与非”门N2 334a。为了简化本发明的说明，选择一信号路径324b上的选择一信号也是逻辑高，它启动“与非”门N1 342b并禁止“与非”门N2334b。应注意，在选择零信号为逻辑高时，选择一信号对DCLK信号没有影响。
在为混合器延迟308选择最小延迟且为混合器延迟312选择最大延迟时，LE信号404的上升沿422相对EL信号402的上升沿414延迟了一个粗延迟单元的延迟，如在412所示。EL信号402的上升沿414与延迟单元零IN信号408的上升沿416相同。延迟单元零PRE信号406的上升沿418相对LE信号404的上升沿422被延迟了一个粗延迟单元通过“与非”门N1 342b和“与非”门N0 338b的延迟，如在420所示。延迟单元零OUT信号410的上升沿424相对EL信号402的上升沿414被延迟了一个粗延迟单元通过“与非”门N1 342a和“与非”门N0 338a的延迟，如在412所示。所以，对于当前延迟选择的总延迟等于一个粗延迟元件的延迟。具体地说，总延迟等于通过“与非”门N1 342a和“与非”门N0 338a的延迟，因为通过混合器延迟308的延迟等于零。
图6B的时序图400B示出在B1信号增加到“001”且B2信号减少到“110”之后，用于可变延迟线300的信号定时的一个实施例。EL信号402的上升沿426相对EL信号402的上升沿414(图6A)被延迟了一个粗延迟元件通过混合器延迟308的延迟的七分之一。LE信号404的上升沿428超前了LE信号404的上升沿422(图6A)一个粗延迟元件通过混合器延迟312的延迟的七分之一。EL信号402的上升沿426和延迟单元零IN信号408的上升沿432相同。延迟单元零PRE信号406的上升沿430相对LE信号404的上升沿428被延迟了一个粗延迟单元通过“与非”门N1 342b和“与非”门N0 338b的延迟，如在436所示。延迟单元零OUT信号410的上升沿434相对EL信号402的上升沿426被延迟了一个粗延迟单元通过“与非”门N1 342a和“与非”门N0 338a的延迟，如在438所示。所以，对于当前延迟选择的总延迟等于一个粗延迟元件的延迟加上混合器延迟308的延迟。具体地说，总延迟等于一个粗延迟元件通过混合器延迟308的延迟的七分之一加上通过“与非”门N1 342a和“与非”门N0 338a的延迟，总延迟为一又七分之一粗延迟元件。
图6C的时序图400C示出在B1信号增加到“111”且B2信号减少到“000”之后，用于可变延迟线300的信号定时的一个实施例。在为混合器延迟308选择最大延迟且为混合器延迟312选择最小延迟时，EL信号402的上升沿440相对LE信号404的上升沿442被延迟了一个粗延迟单元通过混合器延迟308的延迟，如在450所示。EL信号402的上升沿440与延迟单元零IN信号408的上升沿446相同。延迟单元零PRE信号406的上升沿444相对LE信号404的上升沿442被延迟了一个粗延迟单元通过“与非”门N1 342b和“与非”门N0 338b的延迟，如在450所示。延迟单元零OUT信号410的上升沿448相对EL信号402的上升沿440被延迟了一个粗延迟单元通过“与非”门N1 342a和“与非”门N0 338a的延迟，如在452所示。
所以，对于当前延迟选择的总延迟等于一个粗延迟元件的延迟加上混合器延迟308的延迟。具体地说，总延迟等于一个粗延迟元件通过混合器延迟308的延迟加上通过“与非”门N1 342a和“与非”门N0 338a的延迟，总延迟为两个粗延迟单元。应注意，延迟单元零PRE信号406的上升沿444与延迟单元零IN信号408的上升沿446对齐。
图6D的时序图400D示出在C1信号增加到“001”后用于可变延迟线300的信号定时的一个实施例。对C1信号的“001”值作出响应，选择零路径324a上的选择零信号是逻辑低，且选择一信号路径324b上的选择一信号是逻辑高。选择一信号路径324b上的逻辑高信号启动“与非”门N1 342b并禁止“与非”门N2 334b。为了简化本发明的说明，选择二信号路径324c上的选择二信号也是逻辑高，它启动“与非”门N1 342c并禁止“与非”门N2 334c。应注意，在选择一信号为逻辑高时，选择二信号对DCLK信号没有影响。
时序图400D的上升沿440-448以及延迟450和452与时序图400C中具有相同参考编号的上升沿和延迟相同。总延迟也是相同的，但在此情况下，延迟是通过“与非”门N1342b、“与非”门N0338b、“与非”门N2 334a和“与非”门N0 338a获得的。这是由于延迟单元零PRE信号406的上升沿444和延迟单元零IN信号446的上升沿446是对齐的。所以，从粗延迟单元零变换到粗延迟单元一不会导致总延迟的任何改变。可变延迟300也没有同步问题，因为混合器延迟308和混合器延迟312提供了粗延迟单元之间的平滑变换。平滑变换发生在较低数量的粗延迟单元切换为较高数量的粗延迟单元以增加总延迟时，以及在较高数量的粗延迟单元切换为较低数量的粗延迟单元以减少总延迟时。
图7A的时序图500A示出在通过“与非”门N2 334和“与非”门N0 338的延迟不等于通过“与非”门N1 342和“与非”门N0 338的延迟的情况下，用于可变延迟线300的信号定时的一个实施例。在此实施例中，B1信号设置为“000”，B2信号设置为“111”，且C1信号设置为“000”。C1信号的“000”值选择粗延迟316中的延迟单元零330a，B1信号的“000”值为混合器延迟308选择最小延迟或无延迟，而B2信号的“111”值为混合器延迟312选择互补的最大延迟。
对C1信号的“000”值作出响应，选择零信号路径324a上的选择零信号是逻辑高，它启动“与非”门N1 342a并禁止“与非”门N2 334a。为了简化对本发明的说明，选择一信号路径324b上的选择一信号也是逻辑高，它启动“与非”门N1 342b并禁止“与非”门N2 334b。应注意，在选择零信号为逻辑高时，选择一信号对DCLK信号没有影响。
在为混合器延迟308选择最小延迟且为混合器延迟312选择最大延迟时，LE信号404的上升沿462相对EL信号402的上升沿460被延迟了一个粗延迟单元的延迟，如在472所示。在此实施例中，一个粗延迟单元的延迟等于通过“与非”门N2 334和“与非”门N0 338的延迟。EL信号402的上升沿460与延迟单元零IN信号408的上升沿466相同。延迟单元零PRE信号406的上升沿464相对LE信号404的上升沿462被延迟了一个粗延迟单元的延迟加上通过“与非”门N1 342b和“与非”门N0 338b的误差延迟，如在470所示。延迟单元零OUT信号410的上升沿468相对EL信号402的上升沿460被延迟了一个粗延迟单元的延迟加上通过“与非”门N1 342a和“与非”门N0 338a的误差延迟，如在474所示。所以，对于当前延迟选择的总延迟等于一个粗延迟元件的延迟加上误差延迟。具体地说，总延迟等于通过“与非”门N1 342a和“与非”门N0 338a的延迟，它比通过“与非”门N2 334a和“与非”门N0 338a的延迟大了此误差延迟。
图7B的时序图500B示出在通过“与非”门N2 334和“与非”门N0 338的延迟不等于通过“与非”门N1 342和“与非”门N0 338的延迟的情况下，用于可变延迟线300的信号定时的另一个实施例。在此实施例中，B1信号设置为“111”，而B2信号设置为“000”。在为混合器延迟308选择最大延迟且为混合器延迟312选择最小延迟时，EL信号402的上升沿476相对LE信号404的上升沿478被延迟了一个粗延迟元件通过混合器延迟308的延迟，如在488所示。EL信号402的上升沿476与延迟单元零IN信号408的上升沿482相同。延迟单元零PRE信号406的上升沿480相对LE信号404的上升沿478被延迟了一个粗延迟单元的延迟加上通过“与非”门N1 342b和“与非”门N0 338b的误差延迟，如在486所示。延迟单元零OUT信号410的上升沿484相对EL信号402的上升沿476被延迟了一个粗延迟单元的延迟加上通过“与非”门N1 342a和“与非”门N0 338a的误差延迟，如在490所示。
所以，对于当前延迟选择的总延迟等于一个粗延迟元件的延迟加上误差延迟加上混合器延迟308的延迟。具体地说，总延迟等于通过混合器延迟308的延迟加上通过“与非”门N1 342a和“与非”门N0 338a的延迟，总延迟为两个粗延迟单元加上误差延迟。应注意，在此情况下，由于误差延迟，延迟单元零PRE信号406的上升沿480与延迟单元零IN信号408的上升沿482不对齐。
如果C1信号增加到“001”，则上升沿476-484不变。总延迟也不变，但在此情况下，延迟是通过“与非”门N1 342b、“与非”门N0 338b、“与非”门N2 334a和“与非”门N0 338a获得的。通过“与非”门N1 342b、“与非”门N0 338b、“与非”门N2 334a和“与非”门N0 338a的延迟相当于通过混合器延迟308以及“与非”门N1 342a和“与非”门N0 338a的延迟。在C1信号改变之前，误差延迟添加为通过“与非”门N1 342a和“与非”门N0 338a的部分延迟。在C1信号改变之后，误差延迟添加为通过“与非”门N1 342b和“与非”门N0 338b的部分延迟。所以，通过“与非”门N2 334和“与非”门N0 338与通过“与非”门N1 342和“与非”门N0 338的延迟的差异不会对可变延迟线300的同步有负面影响。当粗延迟单元选择改变时，延迟单元零OUT信号410的上升沿484不会移位。
可变延迟线300提供了优于现有技术的许多优点，包括在布局空间要求方面的改进、在高频应用的功耗要求方面的改进、以及在改变延迟选择时速度方面的改进。可变延迟线300还消除了在切换所选的粗延迟单元数时的同步问题。可变延迟线300在各种电路中都很有用，包括用在诸如SDRAM等存储电路中的DLL。
权利要求
1.一种可变延迟线，包括第一混合器延迟，配置为提供第一信号；第二混合器延迟，配置为提供与第一信号互补的第二信号；以及粗延迟，配置为如果选择偶数个粗延迟元件则延迟第一信号，并且如果选择奇数个粗延迟元件则延迟第二信号。
2.如权利要求1所述的可变延迟线，其中第一混合器延迟配置为在所述粗延迟从偶数个粗延迟元件切换到邻近较高的奇数个粗延迟元件之前，为第一信号提供最大延迟。
3.如权利要求1所述的可变延迟线，其中第一混合器延迟配置为在所述粗延迟从奇数个粗延迟元件切换到邻近较低的偶数个粗延迟元件之前，为第一信号提供最小延迟。
4.如权利要求1所述的可变延迟线，其中第二混合器延迟配置为在所述粗延迟从奇数个粗延迟元件切换到邻近较高的偶数个粗延迟元件之前，为第二信号提供最大延迟。
5.如权利要求1所述的可变延迟线，其中第二混合器延迟配置为在所述粗延迟从偶数个粗延迟元件切换到邻近较低的奇数个粗延迟元件之前，为第二信号提供最小延迟。
6.如权利要求1所述的可变延迟线，其中第二混合器延迟配置为提供第二信号，第二信号具有的延迟等于一个粗延迟元件的延迟减去第一信号的延迟。
7.如权利要求1所述的可变延迟线，其中第一混合器延迟配置为根据第一控制信号在早信号和晚信号之间进行内插以提供第一信号。
8.如权利要求7所述的可变延迟线，其中第二混合器延迟配置为根据第二控制信号在所述早信号和所述晚信号之间进行内插，以提供第二信号。
9.如权利要求8所述的可变延迟线，其中所述晚信号相对所述早信号被延迟了一个粗延迟元件的延迟。
10.如权利要求8所述的可变延迟线，其中第一控制信号是第二控制信号的补。
11.一种电路，包括第一混合器延迟，配置为在早信号和晚信号之间进行内插以提供第一信号；第二混合器延迟，配置为在所述早信号和所述晚信号之间进行内插，以提供与第一信号互补的第二信号；以及粗延迟，包括一连串偶数延迟单元和奇数延迟单元，所述偶数延迟单元连接到第一混合器延迟以接收第一信号，且所述奇数延迟单元连接到第二混合器延迟以接收第二信号。
12.如权利要求11所述的电路，其中所述晚信号相对所述早信号被延迟了一个粗延迟单元的延迟。
13.如权利要求11所述的电路，其中所述偶数延迟单元由偶数选择信号选择，且所述奇数延迟单元由奇数选择信号选择。
14.一种可变延迟，包括用于接收时钟信号的部件；用于将所述时钟信号延迟一个粗延迟元件的延迟以提供晚信号的部件；用于根据第一控制信号在所述时钟信号和所述晚信号之间进行内插以提供第一信号的部件；用于根据第二控制信号在所述时钟信号和所述晚信号之间进行内插以提供第二信号的部件，第二控制信号是第一控制信号的补；用于在选择偶数个粗延迟元件的情况下通过偶数个粗延迟元件延迟第一信号的部件；以及用于在选择奇数个粗延迟元件的情况下通过奇数个粗延迟元件延迟第二信号的部件。
15.一种存储电路，包括延迟锁定环路，包括可变延迟线，所述可变延迟线包括第一混合器延迟，配置为提供第一延迟信号；第二混合器延迟，配置为提供与第一延迟信号互补的第二延迟信号；以及粗延迟，配置为如果选择偶数个粗延迟元件则延迟第一延迟信号，并且如果选择奇数个粗延迟元件则延迟第二延迟信号；以及存储器，连接到所述延迟锁定环路。
16.如权利要求15所述的存储电路，其中所述存储器包括同步动态随机存取存储器。
17.如权利要求15所述的存储电路，其中所述存储器包括双数据速率同步动态随机存取存储器。
18.一种通过可变延迟线延迟时钟信号的方法，所述方法包括接收时钟信号；由粗延迟元件延迟所述时钟信号以提供晚信号；根据第一控制信号在所述时钟信号和所述晚信号之间进行内插，以提供第一信号；根据第二控制信号在所述时钟信号和所述晚信号之间进行内插，以提供第二信号，第二控制信号是第一控制信号的补；如果选择偶数个粗延迟元件，则通过偶数个粗延迟元件延迟第一信号；以及如果选择奇数个粗延迟元件，则通过奇数个粗延迟元件延迟第二信号。
19.如权利要求18所述的方法，还包括如果第一信号由一个粗延迟元件延迟，则从偶数个粗延迟元件切换到邻近较高的奇数个粗延迟元件。
20.如权利要求18所述的方法，还包括如果第一信号未被延迟，则从奇数个粗延迟元件切换到邻近较低的偶数个粗延迟元件。
21.如权利要求18所述的方法，还包括如果第二信号由一个粗延迟元件延迟，则从奇数个粗延迟元件切换到邻近较高的偶数个粗延迟元件。
22.如权利要求18所述的方法，还包括如果第二信号未被延迟，则从偶数个粗延迟元件切换到邻近较低的奇数个粗延迟元件。
23.一种可变延迟线，包括第一混合器延迟，配置为提供第一信号；第二混合器延迟，配置为提供第二信号；粗延迟，配置为如果选择偶数个粗延迟元件则延迟第一信号，并且如果选择奇数个粗延迟元件则延迟第二信号；其中第一混合器延迟配置为在所述粗延迟从偶数个粗延迟元件切换到邻近较高的奇数个粗延迟元件之前，为第一信号提供最大延迟；其中第一混合器延迟配置为在所述粗延迟从奇数个粗延迟元件切换到邻近较低的偶数个粗延迟元件之前，为第一信号提供最小延迟；其中第二混合器延迟配置为在所述粗延迟从奇数个粗延迟元件切换到邻近较高的偶数个粗延迟元件之前，为第二信号提供最大延迟；以及其中第二混合器延迟配置为在所述粗延迟从偶数个粗延迟元件切换到邻近较低的奇数个粗延迟元件之前，为第二信号提供最小延迟。
全文摘要
一种可变延迟线包括第一混合器延迟，配置为提供第一信号；第二混合器延迟，配置为提供与第一信号互补的第二信号；以及粗延迟，配置为如果选择偶数个粗延迟元件则延迟第一信号，并且如果选择奇数个粗延迟元件则延迟第二信号。
文档编号H03L7/08GK1934786SQ200580008936
公开日2007年3月21日 申请日期2005年10月20日 优先权日2004年10月27日
发明者A·明佐尼 申请人:英飞凌科技股份公司