专利名称：带有具动态可调相位偏移能力、高速运行及同时更新多个脉宽调制工作循环寄存器的脉 ...的制作方法
技术领域：
本发明涉及具有数字脉宽调制(PWM)功能的数字处理器，且更具体而言涉及一种带有具有动态可调相位偏移能力、高速运行及同时更新多个脉宽调制工作循环寄存器的脉宽调制模块的数字处理器。
背景技术：
当前，数字或模拟脉宽调制(PWM)产生装置均不具有在PWM产生装置运行的同时改变PWM相位偏移的功能。现有的与微控制器相集成的数字PWM产生装置设计用来满足电动机控制工业中的技术要求。
在现有模拟PWM产生装置中，有意地使PWM输出信号之间的相位关系为固定的。商家生产两相、三相或四相输出的装置，其中各输出之间的相位关系是均匀地分布于整个PWM周期中。在摩托罗拉MC68HC08SR12及MC68HC908SR12装置中构建具有偏移PWM信号相位的功能的数字PWM模块1304，但这些装置无法在PWM产生器运行的同时改变PWM输出之间的相位关系。2003年2月25日颁予的第6,525,501号美国专利阐述一种用于实施多个同时进行的工作循环寄存器更新的方法。
因此，所属领域中需要具有为新电源应用所需的可动态更新PWM相位偏移功能，包括格式模式、相移功能、多个同时进行的PWM工作循环寄存器更新及先进的模拟-数字转换器(ADC)触发器定时功能。
发明内容
本发明通过为与数字处理器(例如微处理器、微控制器、数字信号处理器及类似装置)集成(附接)在一起的数字式PWM产生模块(装置)提供将适用于操作及控制先进电源系统的特征，来克服现有技术的上述问题以及其他缺点及不足。
本发明包括一PWM产生器，其特点是极高速度及高分辨功能，并且还包括产生标准的互补PWM、推挽PWM、可变偏移PWM、多相PWM、限流PWM、电流复位PWM及独立时基PWM、同时进一步为ADC模块提供相对于所述PWM信号精确定时的自动触发的功能。
这些特征尤其有利于控制一种需要极高速度运行的电源，以获得高切换频率下的高分辨率、及改变用于驱动电源功率组件的各PWM输出信号之间相位关系的能力。
本发明的一附加特征使一数字处理器能够存取单个PWM工作循环寄存器来同时更新任何及/或所有PWM产生器，以与更新多个工作循环寄存器相比减少所述数字处理器的工作负荷。
根据各具体实例性实施例，可动态更新的相位偏移PWM产生可例如按下述两种方式中的一种来实施(1)PWM产生模块可使用一数字加法器模块来将一偏移量加至PWM周期计数器。此计数器与加法器组合为所述偏移PWM信号产生提供时基。使用一具有独特机理的加法器模块来处理“翻转”情形而无需额外的比较器逻辑。(2)所述PWM产生模块可使用多个计数器模块来产生偏移PWM信号，所述偏移PWM信号是通过将所述多个PWM计数器中的每一个初始化至用户指定的值来产生的。一模块为各PWM产生器之间的计数器模块提供同步。
为实现极高速度的运行，所述PWM计数器模块采用一新颖的计数器模块。为了在以新的工作循环信息更新多个PWM产生器时减小所述数字处理器的工作负荷，使用多个多路复用器来将所述工作循环值自一主工作循环(MDC)寄存器路由至所有PWM产生器。每一PWM产生器均可有选择地使用其自身的PWM工作循环(PDC)寄存器或来自共用MDC寄存器的数据。因此，可对多个PWM产生器有利地应用由所述数字处理器存取的单个寄存器。
通过下文出于揭示目的而给出并应结合附图来阅读的对各具体实例性实施例的说明将易知其他技术特征及优点。
通过结合附图阅读下文说明，可获得对本发明及其优点的更全面了解，在图式中图1a-1g图解说明用于功率转换应用的各种PWM信号格式的时序图；图2图解说明各种PWM信号空载时间格式的时序图；图3图解说明一用于产生相位偏移PWM的加法器-减法器的具体实例性实施例的示意性方块图；图4图解说明一用于产生相位偏移PWM的复式计数器的具体实例性实施例的示意性方块图；图5图解说明用于同时更新多个PWM工作循环值的多个多路复用器的一具体实例性实施例的示意性方块图；图6图解说明一用于产生PWM的高速定时器/计数器的具体实例性实施例的示意性方块图；图7图解说明一用于改良来自PWM产生器的PWM信号的分辨率的微调模块的具体实例性实施例的示意性方块图；图8图解说明一PWM扩展器及一PWM收缩器的具体实例性实施例的示意性时序图；
图9图解说明一用于改良PWM信号的相位偏移、空载时间及工作循环的分辨率的电路的具体实例性实施例的示意性方块图；图10图解说明一模拟-数字转换器的触发电路的具体实例性实施例的示意性方块图；图11图解说明一用于产生推挽模式PWM信号的电路的具体实例性实施例的示意性方块图；图12图解说明一用于支持电流复位PWM模式的图11的改进型电路的具体实例性实施例的示意性方块图；及图13图解说明一带有具有动态可调相位偏移能力、高速运行及同时更新多个脉宽调制工作循环寄存器的脉宽调制模块的数字处理器。
本发明可易于作出各种修改及替代形式。本发明的各具体实施例以举例方式图解说明于附图中并详细阐述于本文中。然而，应了解，本文中对各具体实施例所作的说明并非意欲将本发明限定至所揭示的特定形式。而是，意欲涵盖归属于由随附权利要求书所界定的本发明精神及范围内的所有修改、替代及等效形式。
具体实施例方式
现在参见图式，图中示意性地图解说明本发明的各实例性实施例的细节。图式中相同的元件将由相同的编号表示，且相似的元件将由带有不同的小写字母后缀的相同编号表示。
电源设计需要使用与功率转换(应用)模块的模块拓扑相匹配的PWM信号格式。这些PWM模式信号格式在图1a-1g中图解说明如下图1a标准互补模式PWM图1b推挽模式PWM图1c多相模式PWM图1d可变相位偏移模式PWM图1e限流模式PWM图If电流复位模式PWM图1g独立时基模式PWM电源应用在提供高频PWM切换的同时需要高的工作循环分辨率。根据本发明各具体实例性实施例，与任一已知PWM产生器技术产品的速度功能相比，一种新的、新颖的且非显而易见的PWM产生器设计提供高达16倍的分辨率。本文中所揭示的各具体实例性实施例可提供高分辨率的高频PWM切换信号。一具体实例性实施例图解说明于图6中，且另一具体实例性实施例图解说明于图7-9中。
参见图13，图中描绘一带有具有动态可调相位偏移能力、高速运行及同时更新多个脉宽调制工作循环寄存器的脉宽调制模块的数字处理器。数字处理器1302可(例如)为(但不限于)微处理器、微控制器、数字信号处理器(DSP)、应用专用集成电路(ASIC)、可编程逻辑阵列(PLA)及类似装置。脉宽调制(PWM)模块1304可耦合至数字处理器1302，并可封装于与数字处理器1302相同的集成电路封装中。数字处理器1302及PWM模块1304可制作于同一集成电路小片(未显示)上，也可制作于不同的集成电路小片上并共同封装于一个集成电路封装中，或者其可封装于分立的集成电路封装中。
根据本发明各实例性实施例，PWM模块1304具有在确定互补PWM信号之间插入非现用PWM(空载时间)时间周期的能力。此种强制的非重叠时间称作正的空载时间。PWM模块1304还具有插入负空载时间-其为强制的PWM信号重叠-的能力。这些空载时间波形格式图解说明于图2中。
PWM产生器模块还具有产生相对于PWM信号的上升及下降精确定时的触发信号的独特功能，以用于向一模拟-数字转换器(ADC)模块发出命令，所述模拟-数字转换器(ADC)模块适于进行采样并将模拟电压及电流测量值转换成数字值以供数字处理器使用。此特征图解说明于图10中。
参见图11，图中描绘一用于产生推挽模式PWM信号并实施PWM引导以提供推挽PWM输出的电路的示意性方块图。通常，一定时器/计数器1102从零向上计数，直至由一比较器1106确定出其达到由一周期寄存器1104指定的值为止。周期寄存器1104包含一代表用于确定所述PWM周期的最大计数器值的用户指定值。当定时器/计数器1102与周期寄存器1104中的值相匹配时，由一来自比较器1106的复位信号清除定时器/计数器1102，且此循环重复进行。一工作循环寄存器1108存储用户指定的工作循环值。每当定时/计数器1102的值小于存储于工作循环寄存器1108中的工作循环值时，一PWM输出信号1120便得到确定(被驱动至高状态)，且当定时器/计数器值1102大于或等于存储于工作循环寄存器1108中的工作循环值时，PWM输出信号1120被解除确定(被驱动至低状态)。推挽模式PWM信号PWMH 1116及PWML 1118可分别通过一双态切换触发器1110及与门1112及1114来产生。
根据本发明的实例性具体实施例，PWM模块1304具有能够产生可在时间上彼此相对偏移的PWM信号(相位偏移PWM也称作相移PWM)的电路。本文中还揭示能在各PWM产生器之间实现可变同步的两种不同的具体实例性实施例。第一具体实例性实施例图解说明于图3中，且第二具体实例性实施例图解说明于图4中。
参见图3，图中描绘一用于产生相位偏移PWM的加法器-减法器的示意性方块图。该加法-减法器-其总体上由编号300表示-具有同步能力，同时能够使一PWM信号相对于其他PWM信号发生相移(偏移)。加法器/减法器300包括一由所有现有的PWM产生器模块共享的共用定时器/计数器302。一偏移寄存器304(对于每一PWM产生器均是唯一的)存储用户指定的相位偏移值。周期寄存器306(由所有PWM产生器共享)存储用户指定的周期值。一二进制加法器308将当前定时器/计数器值加至所述偏移值。所得到的和代表特定PWM产生器模块的偏移时基。定时器/计数器302与所述偏移量之和可能会超过周期寄存器306的值(而此是不允许发生的)。为了防止和值超过所述周期值，一减法器310从所述偏移和值中减去所述周期值。此减法类似于一定时器/计数器“翻转”。一多路复用器(MUX)312选择定时器/计数器302加偏移和值或定时器/计数器302加偏移量减周期值。如果所述减法器值为负数(其由最高有效位指示)或等于零(其由减法器位[15:0]为零来指示)，则所述加法器值仍小于所述周期，因而MUX 312选择所述加法器值。如果所述减法器值为正数(MSB为零)，则MUX 312选择所述减法器值。MUX 312的输出表示要由PWM产生器使用的相位偏移时基。在一比较器314中将MUX 312输出与工作循环寄存器316中的工作循环值相比较，以产生PWM输出信号318。使用减法器310的符号(MSB)来实施加法器308输出与减法器310输出之间的选择过程会节省一通常可用于检测其中定时器/计数器值加偏移值超过所述周期值的情形的比较器的“成本”。
参见图4，图中描绘一用于产生相位偏移PWM的复式计数器的示意性方块图。复式计数器400包括一共用主定时器/计数器402、一周期寄存器404及一比较器模块406。复式计数器400是在所有PWM产生器之间共享。复式计数器400从零开始向上计数，直至其定时器/计数器值等于周期寄存器404值为止。当所述主定时器/计数器值与所述周期值相匹配时，主定时器/计数器402由比较器406复位至零，且此过程重复进行。主定时器/计数器402为每一PWM产生器中的个别定时器/计数器提供同步信息。
每一PWM产生器中的个别定时器/计数器在由用户在偏移寄存器408中指定的值处开始计数。这些个别定时器/计数器中的每一个均向上计数，直至其与主周期寄存器404中的值相匹配为止。当个别专用定时器/计数器等于所述周期值时，其复位至零并开始重新向上计数。每当主定时器/计数器402等于周期寄存器404中的周期值时，以其相应的偏移寄存器值来加载个别定时器/计数器402。将每一个别定时器/计数器的输出与其相应的工作循环值相比较，以产生PWM输出信号。
参见图5，图中描绘用于同时更新多个PWM工作循环值的多个多路复用器502a-502n的示意性方块图。根据本发明的各实例性具体实施例，PWM模块1304具有如下能力通过允许多个PWM产生器504a-504n共享一共用主工作循环寄存器506而非要求单独地更新每一个PWM产生器工作循环寄存器508a-508n来减小数字处理器(未显示)的工作负载。
图6图解说明一种构建用于使用图3中所述的一般化方法来产生PWM的高速定时器/计数器模块的独特方法。定时器/计数器模块基本上为具有一用于递增所述定时器/计数器的加法器模块的寄存器。由于将一“进位”自定时器/计数器的最低有效位传播至最高有效位所需的时间，设计以极高速度运行的大的(16位)定时器/计数器模块比较困难。另一困难的设计问题是在将所述定时器/计数器输出与所述工作循环值相比较的“小于或等于”比较器模块中进行的“进位”。二进制比较器模块类似于加法器模块，并具有相同的进位传播延迟问题。图6中所图解说明的模块是独一无二的。计数器602的两个最低有效位是以高速率(4X CLK)来计时，而计数器604的14个最高有效位是以一可能是4X CLK的频率的四分之一的较慢的时钟(CLK)来计时。类似的模块传统上将较小的两位计数器看作一“预定标器”。然而，一传统的预定标器还需要一自所述预定标器至所述主计数器的“进位”。图6中所图解说明的方块图模块则避免了此问题。为了避免在计数过程及比较过程期间的“进位”问题，在启动计数序列之前检测及“预处理”将导致产生进位的情形。
例如，如果所述偏移值的两个最低有效位大于所述工作循环值的两个最低有效位，则使所述偏移值的14个最高有效位在加载到主14位定时器/计数器中之前递增。这时，两位计数器602与14位计数器604完全“解耦合”且不可能按严格的二进制序列来计数。例如，根据初始值而定，总计数器(604及602)的4个最低有效位的计数序列可为0110 0111 0100 0101 1010 1011 1000 1001 1110 1111 1100 1101，而不是传统的二进制序列0000 0001 0010 0011 0100 0101 0110 0111 1000 10011010 1011。下两位与上14位的此种“解耦合”需要专用机构以相对于定时器/计数器比较器模块来构建所述工作循环。将比较器的上14位构建成标准二进制“小于或等于”比较器模块。所述比较器的下两位检查所述两位计数器与所述工作循环值的下两位之间的相等性。由于所述下两位计数器以一种与所述上14位计数器断开的方式计数，因此需要一机构来使PWM输出在所述工作循环的上14位等于所述计数器值且所述下2位比较器尚未检测到一相等情形的时间周期期间保持被确定(被驱动至高状态)。
参见图7及8，图中描绘用于产生极高速度PWM的其他实施方案。图7图解说明一如何可将微调模块702耦合至PWM产生器704以改良标准PWM信号的分辨率的方块图。图8图解说明如何可使用延迟元件804a与“或”门802的组合来扩展PWM信号806、及如何可使用延迟元件804b与“AND”门808的组合来收缩PWM信号810。
可使用一例如图解说明于图11中的数字PWM模块1304来驱动微调模块702。微调模块702包括为对由传统数字PWM产生器模块(图11)输出的PWM信号增加改良的工作循环分辨率、改良的相位偏移分辨率及改良的空载时间分辨率所需的所有电路。所有标准数字PWM产生器模块均在每一时钟周期中使用计数器及/或加法器模块来递增一计数值。数字计数器模块难以设计成在高频下运行，因为计数过程使用一隐含于计数器模块中或以显式方式构建的“加法器”模块来形成计数器。加法器模块需要将“进位”信号自加法器输出的最低有效位传播至加法器输出的最高有效位。此种进位传播过程需要所述进位信号经过许多级逻辑，从而使计数过程放慢。根据本发明，构建极小的移位寄存器及小的多路复用器模块便能够以高的速度且因此以高的频率运行。
图9图解说明用于改良PWM信号的相位偏移、空载时间及工作循环的分辨率的实例性电路。所描绘的相移电路是以移位寄存器及多路复用器构建而成的可编程延迟元件。发至MUX的选择信号选择相移量。第二移位寄存器及其多路复用器和“AND”门构建空载时间调节逻辑。第三移位寄存器及多路复用器及“与”和“或”门扩展及收缩PWM信号。使用扩展的PWM信号来增大工作循环值，且收缩的PWM信号表示减小的工作循环PWM信号。PWM信号扩展及收缩操作由例如以480MHz时钟信号来计时的两个触发器进一步处理。此级提供附加工作循环分辨率的第三位。增强的工作循环分辨率的第四位可通过使用具有与及或门的1纳秒延迟元件来实现。在输出端处，一多路复用器根据PWM信号被证实为真还是补码来选择扩展的或收缩的PWM信号。一最终多路复用器(MUX)在所产生的PWM信号或预定状态(如果检测到系统错误)之间进行选择。
参见图10，图中描绘模拟-数字转换器(ADC)的触发电路的示意性方块图。通常，在电感器电流处于其最大值的时刻，触发ADC，以测量电源施加模块中的电压及电流。通常，将刚好在PWM信号的上升或下降缘之前或之后进行这些测量。如果用户已选择在PWM信号的下降缘上进行触发，则此模块将用户指定的触发器偏移值加至工作循环寄存器值或从工作循环寄存器值中减去用户指定的触发器偏移值。如果用户希望在PWM信号的上升缘上进行触发，则从PWM周期值中减去触发器偏移量，或者将触发器偏移量加至0000，以便获得刚好在PWM循环结束之前、或刚好在新的PWM循环开始之后的时间点。如果所述PWM产生器处于一其中PWM信号通过外部信号加以修改的模式中，则所述偏移量相对于外部PWM控制信号为正数。
参见图12，图中描绘经修改的图11所示电路的示意性方块图，该电路用于支持电流复位PWM模式以支持电流复位PWM模式(图1f)。一上升缘检测器模块监控外部PWM控制信号。如果用户已启用电流复位模式，且检测到信号的上升缘，则PWM计数器早于PWM周期寄存器中的编程而复位。
上文已就各具体实例性实施例阐述了本发明。根据本发明，可改变系统参数，通常由设计工程师针对所需应用来指定及选择这些参数。此外，还可涵盖所属领域的一般技术人员根据本文中所述的教示内容容易地设想出的其他实施例仍可归属于由随附权利要求书所界定的本发明范围内。本发明可按所属领域的技术人员根据本文中所述的教示内容所易知的不同但等效的方式来加以修改及实施。
权利要求
1.一种用于产生相位偏移脉宽调制(PWM)的设备，其包括一定时器；一偏移寄存器；一加法器，其具有耦合至所述定时器的第一输入及耦合至所述偏移寄存器的第二输入；一周期寄存器；一减法器，其具有耦合至所述加法器的输出的第一输入及耦合至所述周期寄存器的第二输入；一多路复用器，其具有耦合至所述减法器的输出的第一输入、耦合至所述加法器的所述输出的第二输入、及第三输入，所述第三输入具有用于选择将所述第一或第二输入耦合至所述多路复用器的输出的逻辑，其中如果所述减法器的减法结果为负数或零，则将所述第一输入耦合至所述多路复用器的输出，且如果所述减法器的减法结果为正，则将所述第二输入耦合至所述多路复用器的输出；一工作循环寄存器；一比较器，其具有耦合至所述工作循环寄存器的第一输入及耦合至所述多路复用器的输出的第二输入，其中所述比较器输出包括相位偏移PWM。
2.如权利要求1所述的设备，其进一步包括耦合至所述定时器、所述偏移寄存器、所述周期寄存器及所述工作循环寄存器的数字处理器。
3.如权利要求2所述的设备，其中所述数字处理器选自由下列装置组成的群组微处理器、微控制器、数字信号处理器(DSP)、应用专用集成电路(ASIC)及可编程逻辑阵列(PLA)。
4.一种用于产生相位偏移脉宽调制(PWM)的方法，所述方法包括如下步骤提供一时间值；提供一偏移值；对所述时间及偏移值进行求和；提供一周期值；从所述时间与偏移值之和中减去所述周期值；确定从所述时间与偏移值之和中减去所述周期值所得到的减法值是否为负数、零或正数；提供一工作循环值；将所述工作循环值与所述所得到的减法值相比较，以确定所述所得到的减法值是否为负数或零；将所述工作循环值与所述时间及偏移值相比较，以确定所述所得到的减法值是否为正数；及根据将所述工作循环值与所述所得到的减法值相比较的所述步骤或将所述工作循环值与所述时间及偏移值相比较的所述步骤来产生相位偏移PWM。
5.一种用于产生相位偏移脉宽调制(PWM)的设备，其包括一复式计数器，其包括一具有不断增大的主时间值的主定时器；一具有周期值的周期寄存器；一第一比较器，其具有耦合至所述主定时器的第一输入及耦合至所述周期寄存器的第二输入，其中当所述不断增大的主时间值与所述周期值相等时，所述第一比较器的输出使所述主时间值复位；及多个脉宽调制(PWM)产生器定时器/计数器，所述多个脉宽调制(PWM)产生器定时器/计数器中的每一个均包括一偏移寄存器；一PWM信道定时器，其具有耦合至所述偏移寄存器的数据输入、耦合至所述第一比较器输出的负载输入、数据输出及复位输入；一第二比较器，其具有耦合至所述周期寄存器的第一输入及耦合至所述PWM信道定时器的数据输出的第二输入，其中当所述周期值与所述PWM信道定时器的数据输出相等时，所述第二比较器的输出使所述PWM信道定时器复位；一具有工作循环值的工作循环寄存器；及一第三比较器，其具有耦合至所述工作循环寄存器的第一输入及耦合至所述PWM信道定时器的数据输出的第二输入、及用于产生相位偏移PWM信号的输出。
6.如权利要求5所述的设备，其进一步包括耦合至所述定时器、所述偏移寄存器、所述周期寄存器及所述工作循环寄存器的数字处理器。
7.如权利要求6所述的设备，其中所述数字处理器选自由下列装置组成的群组微处理器、微控制器、数字信号处理器(DSP)、应用专用集成电路(ASIC)及可编程逻辑阵列(PLA)。
8.如权利要求5所述的设备，其进一步包括多个多路复用器，以用于将多个PWM工作循环值更新至所述多个脉宽调制(PWM)产生器定时器/计数器中的相应脉宽调制(PWM)产生器定时器/计数器。
9.一种用于产生相位偏移脉宽调制(PWM)的方法，所述方法包括如下步骤提供一不断增大的主时间值；提供一周期值；将所述不断增大的主时间值与所述周期值相比较，其中当所述不断增大的主时间值与所述周期值相等时，则将所述主时间值复位至零并将偏移值加载至PWM信道定时器中；使所述偏移值随所述PWM信道定时器增大，直至所述不断增大的偏移值等于所述周期值为止，然后将所述不断增大的偏移值复位至零；提供一工作循环值；及将所述不断增大的偏移值与所述工作循环值相比较，其中如果所述不断增大的偏移值小于所述工作循环值，则输出PWM信号。
10.如权利要求9所述的方法，其中所述至少一脉宽调制(PWM)产生器定时器/计数器中的每一个均形成相应的PWM信号。
11.如权利要求9所述的方法，其进一步包括以多个多路复用器将多个PWM工作循环值更新至所述多个脉宽调制(PWM)产生器定时器/计数器中的相应脉宽调制(PWM)产生器定时器/计数器的步骤。
12.一种用于产生相位偏移脉宽调制(PWM)的设备，其包括一具有M位偏移值的偏移寄存器；一具有M位工作循环值的工作循环寄存器；一第一比较器，其具有耦合至所述偏移寄存器的N个最低有效位的第一输入及耦合至所述工作循环寄存器的N个最低有效位的第二输入——其中N小于M、及每当所述偏移值的N个最低有效位大于所述工作循环值的N个最低有效位时具有的进位输出；一加法器，其具有耦合至所述偏移寄存器的M-N个最高有效位的第一输入、耦合至所述第一比较器的进位输出的第二输入、及所述M-N个最高有效位的输出；一第一计数器，其具有耦合至所述加法器的M-N个最高有效位输出的数据输入及耦合至第一时钟的时钟输入；一第二计数器，其具有耦合至所述偏移寄存器的N个最低有效位的数据输入及耦合至第二时钟的时钟输入，其中所述第二时钟处于高于所述第一时钟的频率；一具有M-N个最高有效位周期值的周期寄存器；一第二比较器，其具有耦合至所述周期寄存器的M-N个最高有效位输出的第一输入及耦合至所述第一计数器的M-N个最高有效位输出的第二输入，其中当所述周期寄存器中的周期值的M-N个最高有效位等于所述第一计数器的M-N个最高有效位输出时，所述第二比较器具有使所述第一计数器复位的输出；一第三比较器，其具有耦合至所述第一计数器的M-N个最高有效位输出的第一输入及耦合至所述工作循环寄存器的M-N个最高有效位的第二输入，其中所述第三比较器具有指示所述第一计数器的M-N个最高有效位何时等于所述工作循环值的M-N个最高有效位的第一输出、及指示所述第一计数器的M-N个最高有效位何时小于所述工作循环值的M-N个最高有效位的第二输出；一第四比较器，其具有耦合至所述第二计数器的N个最低有效位输出的第一输入及耦合至所述工作循环寄存器的N个最低有效位的第二输入，其中所述第四比较器具有指示所述第二计数器的N个最低有效位何时等于所述工作循环值的N个最低有效位的输出；及一逻辑电路，其用于根据所述第三及第四比较器输出产生PWM信号。
13.如权利要求12所述的设备，其中所述第二时钟比所述第一时钟快四倍。
14.如权利要求12所述的设备，其中M等于16且N等于2。
15.如权利要求12所述的设备，其中用于产生所述PWM信号的所述逻辑电路包括D触发器，其具有耦合至所述第三比较器的第二输出的D输入、耦合至所述第四比较器的输出的负载输入、耦合至所述第二时钟的时钟输入、及输出；或门，其具有耦合至所述第三比较器的第一输出的第一输入、耦合至所述第三比较器的第二输出的第二输入、及输出；与门，其具有耦合至所述D触发器的输出的第一输入、耦合至所述或门的输出的第二输入及用于产生所述PWM信号的输出。
16.如权利要求12所述的设备，其进一步包括耦合至所述定时器、所述偏移寄存器、所述周期寄存器及所述工作循环寄存器的数字处理器。
17.如权利要求13所述的设备，其中所述数字处理器选自由下列装置组成的群组微处理器、微控制器、数字信号处理器(DSP)、应用专用集成电路(ASIC)及可编程逻辑阵列(PLA)。
18.一种用于改良脉宽调制(PWM)的相位偏移、空载时间及工作循环的分辨率的设备，其包括PWM相移逻辑，其包括一第一串行移位寄存器，其具有耦合至粗PWM信号的D输入、耦合至第一时钟的时钟输入及多个二进制加权输出，及一第一多路复用器，其具有耦合至所述第一串行移位寄存器的多个二进制加权输出中相应二进制加权输出的多个输入、及用于选择将所述第一串行移位寄存器的多个二进制加权输出中哪一个耦合至所述第一多路复用器的输出的选择控制输入，其中所述第一多路复用器的输出包括相移PWM信号；PWM空载时间逻辑，其包括一第二串行移位寄存器，其具有耦合至第一多路复用器输出的D输入、耦合至所述第一时钟的时钟输入、及多个二进制加权输出，一第二多路复用器，其具有耦合至所述第二串行移位寄存器的多个二进制加权输出中相应二进制加权输出的多个输入、及用于选择将所述第二串行移位寄存器的多个二进制加权输出中哪一个耦合至所述第二多路复用器的输出的选择控制输入，及一第一与门，其具有耦合至所述第二串行移位寄存器的最低有效位输出的第一输入及耦合至所述第二多路复用器输出的第二输入，其中所述第一与门的输出包括具有空载时间的PWM信号；PWM粗收缩逻辑，其包括一第三串行移位寄存器，其具有耦合至所述第一与门输出的D输入、耦合至所述第一时钟的时钟输入、及多个二进制加权输出，一第三多路复用器，其具有耦合至所述第三串行移位寄存器的多个二进制加权输出中相应二进制加权输出的多个输入、及用于选择将所述第三串行移位寄存器的多个二进制加权输出中哪一个耦合至所述第三多路复用器的输出的选择控制输入，一第二与门，其具有耦合至所述第三串行移位寄存器的最低有效位输出的第一输入及耦合至所述第三多路复用器输出的第二输入，其中所述第二与门的输出包括粗收缩PWM信号；PWM粗扩展逻辑，其包括一第一或门，其具有耦合至所述第三串行移位寄存器的最低有效位输出的第一输入及耦合至所述第三多路复用器输出的第二输入，其中所述第一或门的输出包括粗扩展PWM信号；PWM中等收缩逻辑，其包括一第一D触发器，其具有耦合至所述第二与门输出的D输入及耦合至所述第一时钟的时钟输入，一第二D触发器，其具有耦合至所述第一D触发器输出的D输入及耦合至第二时钟的时钟输入，其中所述第二时钟快于所述第一时钟，一第三与门，其具有耦合至所述第一D触发器输出的第一输入及耦合至所述第二D触发器输出的第二输入，一第四多路复用器，其具有耦合至所述第一D触发器输出的第一输入及耦合至所述第三与门输出的第二输入、用于将所述第一或第二输入耦合至所述第四多路复用器的输出的选择控制输入，其中所述第四多路复用器输出包括一中等收缩PWM信号；PWM中等扩展逻辑，其包括一第三D触发器，其具有耦合至所述第一或门输出的D输入及耦合至所述第一时钟的时钟输入，一第四D触发器，其具有耦合至所述第三D触发器输出的D输入及耦合至所述第二时钟的时钟输入，一第二或门，其具有耦合至所述第三D触发器输出的第一输入及耦合至所述第四D触发器输出的第二输入，一第五多路复用器，其具有耦合至所述第三D触发器输出的第一输入及耦合至所述第二或门输出的第二输入、用于将所述第一或第二输入耦合至所述第五多路复用器的输出的选择控制输入，其中所述第五多路复用器输出包括中等扩展PWM信号；PWM细收缩逻辑，其包括一第一延迟元件，其具有耦合至所述第四多路复用器输出的输入，一第四与门，其具有耦合至所述第四多路复用器输出的第一输入及耦合至所述第一延迟元件的输出的第二输入，第一六多路复用器，其具有耦合至所述第四多路复用器输出的第一输入、耦合至所述第四与门的输出的第二输入及用于将所述第一或第二输入耦合至所述第六多路复用器的输出的选择控制输入，其中所述第六多路复用器输出包括细收缩PWM信号；PWM细扩展逻辑，其包括一第二延迟元件，其具有耦合至所述第五多路复用器输出的输入，一第三或门，其具有耦合至所述第五多路复用器输出的第一输入及耦合至所述第二延迟元件的输出的第二输入，一第七多路复用器，其具有耦合至所述第五多路复用器输出的第一输入、耦合至所述第三或门的输出的第二输入及用于将所述第一或第二输入耦合至所述第七多路复用器的输出的选择控制输入，其中所述第七多路复用器输出包括细扩展PWM信号；及一第八多路复用器，其具有耦合至所述第六多路复用器输出的第一输入、耦合至所述第七多路复用器输出的第二输入、及用于将所述第一或第二输入耦合至所述第八多路复用器的输出的选择控制输入，其中所述第八多路复用器输出包括所述细收缩或扩展PWM信号。
19.如权利要求18所述的设备，其进一步包括第九多路复用器，所述第九多路复用器具有耦合至所述第八多路复用器输出的第一输入、耦合至预定PWM信号的第二输入、及用于选择所述细PWM或所述预定PWM信号的选择控制输入。
20.如权利要求19所述的设备，其中在检测到错误时选择所述预定PWM信号。
21.一种使用脉宽调制(PWM)来触发用于测量切换电源的所需参数的模拟-数字转换器(ADC)的方法，所述方法包括如下步骤触发模拟-数字转换器(ADC)来测量所需参数以便如果刚好在脉宽调制(PWM)信号的下降缘之前进行所述测量，则将用户指定的触发器偏移值加至工作循环寄存器值，如果刚好在所述脉宽调制(PWM)信号的下降缘之后进行所述测量，则从所述工作循环寄存器值中减去所述用户指定的触发器偏移值，且如果刚好在所述脉宽调制(PWM)信号的上升缘之前进行所述测量，则将所述用户指定的触发器偏移值从PWM周期值减至工作循环寄存器值。
22.如权利要求21所述的方法，其进一步包括通过外部信号来修改所述PWM信号的步骤，其中所述用户指定的触发器偏移值相对于所述外部信号为正数。
23.一种用于产生推挽脉宽调制(PWM)的设备，其包括一双态切换触发器，其具有耦合至第一比较器相等输出的双态切换输入，其中所述第一比较器将周期寄存器中的周期值与计数器中的计数值相比较；耦合至时钟的时钟输入；第一输出及作为与所述第一输出相反的逻辑的第二输出；一第一与门，其具有耦合至第二比较器的输出的第一输入、耦合至所述双态切换触发器第一输出的第二输入及包括PWM信号的输出；及一第二与门，其具有耦合至第二比较器的输出的第一输入、耦合至所述双态切换触发器第二输出的第二输入及包括逆PWM信号的输出，其中所述PWM信号及逆PWM信号包括推挽PWM信号。
24.一种用于产生电流复位模式脉宽调制(PWM)的设备，其包括一脉宽调制(PWM)产生器，其具有PWM计数器；及一用于监控外部PWM控制信号的上升缘检测电路，其中如果启用电流复位模式且检测到所述外部PWM控制信号的上升缘，则所述上升缘检测电路将使所述PWM计数器复位。
25.一种用于产生电流复位模式脉宽调制(PWM)的方法，其包括如下步骤监控一外部PWM控制信号的上升缘；及在检测到所述外部PWM控制信号的上升缘时，使PWM产生器中的一PWM计数器复位。
全文摘要
本发明提供一种脉宽调制(PWM)产生器，其特点是具有极高速度及高分辨率功能、及产生标准互补PWM、推挽PWM、可变偏移PWM、多相PWM、限流PWM、电流复位PWM及独立时基PWM的能力，同时进一步提供对一相对于PWM信号精确定时的模拟－数字转换(ADC)模块的自动触发。其应用包括控制一需要极高速度运行的切换电源，以获得高切换频率下的高分辨率、及改变用于驱动电源功率组件的各PWM输出信号之间相位关系的能力。可使用单个PWM工作循环寄存器来同时更新任何及/或所有PWM产生器，以与更新多个工作循环寄存器相比减小数字处理器的工作负荷。
文档编号H03K7/00GK101019317SQ200580030993
公开日2007年8月15日 申请日期2005年8月12日 优先权日2004年8月23日
发明者布赖恩·克里斯 申请人:密克罗奇普技术公司