专利名称：输出电路、半导体器件和调整输出电路的特性的方法
技术领域：
本发明涉及一种半导体器件的输出电路和一种具有此输出电路的半导体器件。具体地，本发明涉及一种输出电路，具有能够调整其阻抗的输出缓冲器，以及一种具有此输出电路的半导体器件。本发明还涉及一种调整输出电路的特性的方法和一种调整包括在输出电路中的输出缓冲器的阻抗的方法。
背景技术：
近年来，需要非常高的数据传送速率在半导体器件之间传送数据，例如，在CPU和主存储器之间。为此，逐年使输入和输出信号的幅度更小。当使输入和输出信号的幅度更小时，输出缓冲器的阻抗的所需精度变得相当苛刻。输出缓冲器的阻抗根据制造时的工艺条件而变化。此外，阻抗还受到实际使用半导体器件时周围温度的变化以及电源电压的变化的影响。
因此，当对于阻抗，需要高精度时，采用具有阻抗调整功能的输出缓冲器(参见日本专利申请未审公开No.2002-152032和2004-32070)。通常，利用被称为校准电路的电路，来实现输出缓冲器的阻抗调整。
另一方面，当类似DRAM(动态随机存取存储器)那样，多个芯片并联在外部总线上时，其输出缓冲器处于高阻状态(Hi-Z)的芯片有时反射信号。当发生信号反射时，降低了外部总线上的信号质量。因此，在需要高数据传送速率的半导体器件中，如DDR2型SDRAM(同步动态随机存取存储器)等，提供了用于使输出电路用作端接电阻器的ODT(片上端接)功能(参见日本专利申请未审公开No.2003-133943)。
当半导体器件具有ODT功能时，主板上不再需要端接电阻器。因此，可以减少部件的数据，并且可以有效地防止信号反射。因此，能够提高外部总线上的信号质量。
但是，通常在ODT操作期间，需要与数据输出时的阻抗不同的阻抗。因此，当输出电路具有ODT功能时，需要两个用于阻抗调整的校准电路，即，用于在数据输出时调整阻抗的校准电路和用于在ODT操作时调整阻抗的校准电路。这样做的问题在于电路规模变大。
在校准操作期间，需要分别执行数据输出时的阻抗调整和ODT操作时的阻抗调整。因此，问题在于校准需要时间。当只在加电或复位时执行校准时，此问题并不严重。但是，当在实际使用时周期性地执行校准时，此问题变得严重。
发明内容
本发明用于解决上述问题，并且本发明的目的是减小校准操作所需的电路规模。
本发明的另一目的是减少校准时间。
可以通过以下方案实现本发明的上述和其他目的一种半导体器件的输出电路，包括第一输出缓冲器，与数据引脚相连，并至少在数据输出时被激活；第二输出缓冲器，与数据引脚相连，并至少在ODT操作时被激活；以及校准电路，与校准引脚相连，用于共同控制第一输出缓冲器和第二输出缓冲器的阻抗。
优选地，第一和第二输出缓冲器中的每一个均包括一个或并联的两个或多个单位缓冲器，并且单位缓冲器彼此具有实质上相同的电路结构。进一步优选地，校准电路包括实质上具有与单位缓冲器相同电路结构的复制缓冲器。
也可以通过以下方案实现本发明的上述和其他目的一种调整输出电路的特性的方法，所述输出电路具有至少在数据输出时被激活的第一输出缓冲器和至少在ODT操作时被激活的第二输出缓冲器，所述方法包括利用校准电路，根据校准操作，产生阻抗控制信号；以及将阻抗控制信号共同施加于第一和第二输出缓冲器。
根据本发明，可以根据校准操作，共同设置第一和第二输出缓冲器的阻抗。因此，不必分离地提供用于在数据输出时调整阻抗的校准电路和用于在ODT操作时调整阻抗的校准电路。因此，可以减小校准电路的电路规模。
因为可以在一次校准操作中同时完成数据输出时的阻抗调整和ODT操作时的阻抗调整，可以减少校准操作所需的时间。
通过结合附图，参阅以下对本发明的详细描述，本发明的上述和其他目的、特征和优点将变得更加显而易见，其中图1是根据本发明优选实施例的半导体器件的输出电路的结构的方框图；图2是单位缓冲器的电路图；图3是校准电路的电路图；图4是上拉电路的电路图；图5是下拉电路的电路图；图6是前级电路(pre-stage circuit)的电路图；图7是用于解释校准操作的流程图；图8是示出了在校准操作期间校准引脚处的电位变化的曲线图；图9是示出了在校准操作期间触点处的电位变化的曲线图；图10是用于解释由输出控制电路执行的操作的表格；以及图11是示出了电路内部的单位缓冲器的相互连接的示例的电路图。
具体实施例方式
现在，将参照附图，对本发明的优选实施例进行详细的解释。
图1是根据本发明优选实施例的半导体器件的输出电路(输入和输出电路)100的结构的方框图。
如图1所示，根据本实施例的输出电路100包括与数据引脚DQ相连的第一输出缓冲器110和第二输出缓冲器120、与校准引脚ZQ相连的校准电路130、以及与数据引脚DQ相连的输入缓冲器170。
除了普通的数据输入和输出功能以外，根据本实施例的输出电路(输入和输出电路)100还具有ODT功能。ODT功能是当其他半导体器件正在与数据引脚DQ相连的外部总线上进行数据传送时，通过使输出电路用作端接电阻器来防止信号反射的功能。
在根据本实施例的输出电路100中，在数据输出时，激活第一输出缓冲器110和第二输出缓冲器120，而在ODT操作时，只激活第二输出缓冲器120。换句话说，在ODT操作时，停用第一输出缓冲器110。尽管在数据输入时，激活输入缓冲器170，但输入缓冲器170的结构细节和数据输入操作并不与本发明的主旨直接相关。因此，将在本说明书中省略对其的解释。
如图1所示，第一输出缓冲器110包括并联连接的三个单位缓冲器111到113，以及第二输出缓冲器120包括并联连接的三个单位缓冲器121到123。这些单位缓冲器111到113以及121到123彼此具有相同的电路结构。例如，在本实施例中，每个单位缓冲器具有240(调整后)的阻抗。因此，当激活全部单位缓冲器111到113以及121到123时，从数据引脚DQ看，输出电路100的阻抗变为40Ω(＝240Ω/6)。
当只激活构成第二输出缓冲器120的三个单位缓冲器121到123中的两个单位缓冲器121和122时，从数据引脚DQ看，输出电路100的阻抗变为120Ω(＝240Ω/2)。当只激活一个单位缓冲器123时，从数据引脚DQ看，输出电路100的阻抗变为240Ω。
根据从前级电路161提供的操作信号161P和161N来控制单位缓冲器111到113的操作。根据从前级电路162提供的操作信号162P和162N来控制单位缓冲器121和122的操作。根据从前级电路163提供的操作信号163P和163N来控制单位缓冲器123的操作。如图1所示，将由校准电路130提供的阻抗控制信号DRZQ共同施加于前级电路161到163。
图2是单位缓冲器111的电路图。
如图2所示，单位缓冲器111包括并联连接的多个(本实施例中为五个)P沟道MOS晶体管211到215、并联连接的多个(本实施例中为五个)N沟道MOS晶体管221到225、以及串联连接在晶体管211到215与晶体管221到225之间的电阻器231和232。电阻器231和电阻器232之间的触点与数据引脚DQ相连。在单位缓冲器111中，包括P沟道MOS晶体管211到215和电阻器231在内的部分构成上拉电路PU。包括N沟道MOS晶体管221到225和电阻器232在内的部分构成下拉电路PD。
将构成了操作信号161P的五个操作信号161P1到161P5提供给晶体管211到215的栅极。将构成了操作信号161N的五个操作信号161N1到161N5提供给晶体管221到225的栅极。根据此结构，可以根据包括操作信号161P1到161P5和操作信号161N1到161N5在内的十个操作控制信号，单独地对包括在单位缓冲器111中的十个晶体管进行开/关控制。
将包括晶体管211到215在内的并联电路和包括晶体管221到225在内的并联电路设计为在导通时具有120Ω的电阻。
但是，晶体管的导通电阻根据制造条件而变化，并且根据操作时的环境温度和电源电压而变化。因此，并不总是获得所需的阻抗。为了将阻抗设置为120Ω，需要调整被导通的晶体管的数量。因此，使用包括多个晶体管的并联电路。
为了精细且在较宽的范围内调整阻抗，优选地，使构成并联电路的多个晶体管的W/L比(栅极宽度与栅极长度的比)彼此不同。优选地，使用2的幂作为权重。考虑到这一点，根据本实施例，当晶体管211的W/L比为“1”时，将晶体管212到215的W/L比分别设置为“2”、“4”、“8”和“16”(W/L比的数值是相对值，并不表示实际的W/L比。这同样适用于以下解释)。通过根据操作信号161P1到161P5和操作信号161N1到161N5，适当地选择要导通的晶体管，可以将并联电路的导通电阻实质上固定为120Ω，而与由于制造条件和温度改变而引起的变化无关。
将电阻器231和232的电阻分别设置为120Ω。利用这种结构，当包括晶体管211到215在内的并联电路和包括晶体管221到225在内的并联电路中的至少一个处于导通状态时，从数据引脚DQ看，单位缓冲111的阻抗变为240Ω。钨(W)电阻器可以用于电阻器231和232。
构成第一输出缓冲器110的其他单位缓冲器112和113也具有与图2所示的单位缓冲器111相同的电路结构，并由相同的操作信号161P1到161P5和操作信号161N1到161N5控制。另一方面，构成第二输出缓冲器120的其他单位缓冲器121到123具有与图2所示的单位缓冲器111相同的电路结构。但是，由操作信号162P和162N控制单位缓冲器121和122的操作，以及根据操作信号163P和163N，控制单位缓冲器123的操作。操作信号162P、162N、163P和163N也分别具有五个操作信号，并用于控制相应的上拉电路PU或下拉电路PD。
图3是校准电路130的电路图。
如图3所示，校准电路130包括上拉电路131和132、下拉电路133、控制上拉电路131和132的操作的计数器134、控制下拉电路133的操作的计数器135、控制计数器134的比较器136、和控制计数器135的比较器137。
图4是上拉电路131的电路图。
如图4所示，上拉电路131具有实质上与分别包括在单位缓冲器111到113和121到123中的上拉电路PU相同的电路结构。换句话说，上拉电路131包括并联连接的五个P沟道MOS晶体管311到315以及一端与这些晶体管的漏极相连的电阻器331。电阻器331的另一端与校准引脚ZQ相连。
包括在上拉电路131中的晶体管311到315对应于图2所示的晶体管211到215，并分别具有相同的阻抗。因此，类似于晶体管211到215的W/L比，将晶体管311到315的W/L比也分别设置为“1”、“2”、“4”、“8”和“16”。但是，只要阻抗实质上相同，包括在上拉电路131中的晶体管311到315的晶体管大小不必与图2所示的晶体管211到215的晶体管大小完全相同，也可以使用缩减晶体管(shrunktransistor)。
电阻器331也对应于图2所示的电阻器231。因此，也将电阻器331的电阻设置为120Ω。
计数134分别向晶体管311到315的栅极提供阻抗控制信号DRZQP1到DRZQP5，从而控制上拉电路131的操作。阻抗控制信号DRZQP1到DRZQP5对应于操作信号161P1到161P5。
上拉电路132也具有与图4所示的上拉电路131相同的电路结构。也将阻抗控制信号DRZQP1到DRZQP5提供给包括在上拉电路132中的五个晶体管的栅极。
图5是下拉电路133的电路图。
如图5所示，下拉电路133具有实质上与分别包括在单位缓冲器111到113和121到123中的下拉电路PD相同的电路结构。换句话说，下拉电路133包括并联连接的五个N沟道MOS晶体管321到325以及一端与这些晶体管的漏极相连的电阻器332。
包括在下拉电路133中的晶体管321到325对应于图2所示的晶体管221到225，并分别具有相同的阻抗。在这一点上，下拉电路133的结构类似于上拉电路131的结构。电阻器332也对应于图2所示的电阻器232。因此，也将电阻器332的电阻设置为120Ω。
计数器135分别向晶体管321到325的栅极提供阻抗控制信号DRZQN1到DRZQN5，从而控制下拉电路133的操作。阻抗控制信号DRZQN1到DRZQN5对应于操作信号161N1到161N5。
如上所述，上拉电路131和132具有实质上与分别包括在单位缓冲器111到113和121到123中的上拉电路PU相同的电路结构。下拉电路133具有实质上与包括在单位缓冲器111到113和121到123中的下拉电路PD相同的电路结构。
因此，在调整后，上拉电路131和132以及下拉电路133的阻抗均为240Ω。在这些电路中，上拉电路132和下拉电路133分别构成了“复制缓冲器(replica buffer)”。因此，复制缓冲器具有实质上与单位缓冲器111到113和121到123相同的电路结构。复制缓冲器具有“实质上相同的”电路结构表示当对其进行缩减时，将复制缓冲器看作相同。作为复制缓冲器的输出端的触点A与比较器137的同相输入端(+)相连，如图3所示。
计数器134在控制信号ACT1被激活时进行递增计数或递减计数。当从比较器136输出的比较信号COMP1为高电平时，计数器134继续递增计数，以及当信号COMP1为低电平时，计数器134继续递减计数。比较器136的同相输入端(+)与校准引脚ZQ相连，以及反相输入端(-)与位于与电源电位(VDD)和地电位(GND)相连的电阻器138和139之间的中间点相连。
根据此结构，比较器136将校准引脚ZQ的电位与中间电压(VDD/2)进行比较。当前一电位较高时，将输出比较信号COMP1设置为高电平。当后一电位较高时，将比较信号COMP1设置为低电平。
另一方面，计数器135在控制信号ACT2被激活时进行递增计数或递减计数。当从比较器137输出的比较信号COMP2为高电平时，计数器135继续递增计数，以及当信号COMP2为低电平时，计数器135继续递减计数。比较器137的同相输入端(+)与作为复制缓冲器的输出端的触点A相连，以及反相输入端(-)与位于电阻器138和139之间的中间点相连。
根据此结构，比较器137将复制缓冲器的输出电位与中间电压(VDD/2)进行比较。当前一电位较高时，将输出比较信号COMP2设置为高电平。当后一电位较高时，将比较信号COMP2设置为低电平。
当停用控制信号ACT1和ACT2时，计数器134和135停止计数操作，并保持当前的计数值。如上所述，将计数器134的计数值用于阻抗控制信号DRZQP，以及将计数器135的计数值用于阻抗控制信号DRZQN。将全部阻抗控制信号DRZQ共同提供给如图1所示的前级电路161到163。
图6是前级电路161的电路图。
如图6所示，前级电路161包括五个或电路411到415和五个与电路421到425。输出控制电路150将选择信号151P共同提供给或电路411到415，以及校准电路130将阻抗控制信号DRZQP1到DRZQP5提供给或电路411到415。另一方面，输出控制电路150将选择信号151N共同提供给与电路421到425，以及校准电路130将阻抗控制信号DRZQN1到DRZQN5提供给与电路421到425。
将形成了从或电路411到415输出的操作信号161P的操作信号161P1到161P5以及形成了从与电路421到425输出的操作信号161N的操作信号161N1到161N5共同提供给单位缓冲器111到113，如图1所示，由此控制相应的晶体管。
其他的前级电路162和163也具有类似于图6所示的前级电路161的电路结构。在这种情况下，将来自输出控制电路150的选择信号152P和152N分别共同提供给包括在前级电路162中的或电路和与电路。将来自输出控制电路150的选择信号153P和153N分别共同提供给包括在前级电路163中的或电路和与电路。
上面已经对根据本实施例的输出电路100的结构进行了解释。接下来，将按照校准操作、数据输出操作和ODT操作的顺序，对根据本实施例的输出电路100的操作进行解释。
首先，将解释校准操作。
如上所述，校准操作用于调整输出缓冲器110和120的阻抗。执行校准操作，以校正由于制造时的工艺条件所引起的阻抗变化，以及校正由于环境温度的变化和电源电压的变化所引起的阻抗变化。
因此，当需要高精度时，优选的是在实际操作期间周期性地执行校准操作，来代替只在上电时或初始化时(如复位时等)执行一次校准操作。当如上所述，在实际操作期间，周期性地执行校准操作时，根据本实施例的输出电路100尤为有效。下面，将详细解释校准操作。
在执行校准操作时，首先，需要将外部电阻器R与校准引脚ZQ(参见图1和图3)相连。外部电阻器R需要具有与单位缓冲器111到113和121到123所需的阻抗(即，复制缓冲器的阻抗)相同的阻抗。因此，在本实施例中，使用具有240Ω的外部电阻器R。
图7是用于解释校准操作的流程图。
首先，当通过外部命令指示校准操作时(步骤S11是)，激活控制信号ACT1，以及包括在校准电路130中的计数器134开始计数操作(步骤S12)。在接通电源之后的初始化状态下，将计数器134的计数值全部复位为1(在此示例中为“11111”)。因此，阻抗控制信号DRZQP1到DRZQP5均处于高电平。结果，包括在上拉电路131中的晶体管311到315均处于截止状态。结果，作为比较器136的输出的比较信号COMP1处于低电平。
因此，计数器134继续递减计数。与递减计数相关联地切换晶体管311到315的导通/截止状态。具体地，因为晶体管311到315的W/L比被分别设置为“1”、“2”、“4”、“8”和“16”，将计数器134的最低有效位(LSB)分配给阻抗控制信号DRZQP1，以及将计数器134的最高有效位(MSB)分配给阻抗控制信号DRZQP5。利用此结构，能够以最小的间隔改变上拉电路131的阻抗。
当递减计数继续时，上拉电路131的阻抗逐渐减小，以及校准引脚ZQ的电位逐渐上升。当上拉电路131的阻抗减小到小于目标阻抗240Ω时，校准引脚ZQ的电位超过中间电压(VDD/2)。因此，将从比较器136输出的比较信号COMP1反转为高电平。作为响应，计数器134继续递增计数，由此增加上拉电路131的阻抗。
通过重复此操作，校准引脚ZQ的电位稳定在中间电压(VDD/2)附近。之后，停用控制信号ACT1，由此停止计数器134的计数操作(步骤S13)。结果，固定计数器134的计数值，并固定阻抗控制信号DRZQP1到DRZQP5的电平。
根据上述操作，将上拉电路131和132的阻抗调整为240Ω。在这种情况下，可以将计数器134的初始值设置为240Ω的数值，而不是全部为1，并且可以通过根据比较信号COMP1的电平，进行递增计数或递减计数，来调整此数值。
然后，激活控制信号ACT2，由此启动包括在校准电路130中的计数器135的计数操作(步骤S14)。作为示例，在初始状态下，将计数器135的计数值全部复位为0(在此示例中为“00000”)。因此，从计数器135输出的阻抗控制信号DRZQN1到DRZQN5均处于低电平。结果，包括在下拉电路133中的晶体管321到325均处于截止状态。结果，从比较器137输出的比较信号COMP2变为高电平。
作为响应，计数器135继续递增计数。与此递增计数相关联地切换晶体管321到325的导通/截止状态。在这种情况下，将晶体管321到325的W/L比分别设置为“1”、“2”、“4”、“8”和“16”。对应于这些W/L比，将计数器135的最低有效位(LSB)分配给阻抗控制信号DRZQN1，以及将计数器135的最高有效位(MSB)分配给阻抗控制信号DRZQN5。利用此结构，能够以最小的间隔改变下拉电路133的阻抗。
当递增计数继续时，下拉电路133的阻抗逐渐减小，以及如图9所示，触点A的电位逐渐减小。当下拉电路133的阻抗减小到小于目标阻抗240Ω时，触点A的电位变得低于中间电压(VDD/2)。因此，将从比较器137输出的比较信号COMP2反转为低电平。作为响应，计数器135继续递减计数，由此增加下拉电路133的阻抗。
通过重复此操作，触点A的电位稳定在中间电压(VDD/2)附近。之后，停用控制信号ACT2，由此停止计数器135的计数操作(步骤S15)。结果，固定计数器135的计数值，并固定阻抗控制信号DRZQN1到DRZQN5的电平。
根据上述操作，将下拉电路133的阻抗调整为240Ω。在这种情况下，可以将计数器135的初始值设置为240Ω的数值，而不是全部为1，并且可以通过根据比较信号COMP2的电平，进行递增计数或递减计数，来调整此数值。
处理返回到步骤S11，并等待基于外部命令的校准操作指令。当指示校准操作时(步骤S11是)，再次执行以上一系列操作。
以上为校准操作。将通过校准操作固定的阻抗控制信号DRZQ共同提供给图1所示的前级电路161到163。因此，由前级电路161到163控制的单位缓冲器111到113和121到123也能够以240Ω的阻抗精确地进行操作。换句话说，可以集体校准多个单位缓冲器。接下来，将解释数据输出操作和ODT操作。
需要在至少执行一次上述校准操作之后，执行数据输出操作和ODT操作。利用此结构，单位缓冲器能够以正确的阻抗进行操作。
通过以高电平或低电平驱动数据引脚DQ，经由与数据引脚DQ相连的外部总线(未示出)来执行数据输出操作。
当以高电平驱动数据引脚DQ时，输出控制电路150将所有选择信号151P到153P和151N到153N均设置为低电平。利用此结构，在包括在图6所示的前级电路161到163中的或电路中，其中相应的阻抗控制信号DRZQP1到DRZQP5处于低电平的或电路输出低电平的操作信号，以及其中相应的阻抗控制信号DRZQP1到DRZQP5处于高电平的或电路输出高电平的操作信号。
另一方面，包括在前级电路161到163中的与电路均输出低电平的操作信号，而与阻抗控制信号DRZQN1到DRZQN5的电平无关。结果，以与包括在校准电路130中的上拉电路131和132相同的阻抗240，导通包括在单位缓冲器111到113和121到123中的上拉电路PU，以及下拉电路PD全部截止。即，以240Ω，精确地导通包括在六个单位缓冲器111到113和121到123中的全部上拉电路PU。因此，以高电平(VDD电位)、40Ω(＝240Ω/6)的阻抗，精确地驱动数据引脚DQ。
类似地，当以低电平驱动数据引脚DQ时，输出控制电路150将所有选择信号151P到153P和151N到153N均设置为高电平，如图10所示。利用此结构，在包括在图6所示的前级电路161到163中的与电路中，其中相应的阻抗控制信号DRZQN1到DRZQN5处于低电平的与电路输出低电平的操作信号，以及其中相应的阻抗控制信号DRZQN1到DRZQN5处于高电平的与电路输出高电平的操作信号。
另一方面，包括在前级电路161到163中的或电路均输出高电平的操作信号，而与阻抗控制信号DRZQP1到DRZQP5的电平无关。结果，以与包括在校准电路130中的下拉电路133相同的阻抗240，截止包括在单位缓冲器111到113和121到123中的下拉电路PD，以及上拉电路PU全部截止。因此，以240Ω，精确地导通包括在六个单位缓冲器111到113和121到123中的全部下拉电路PD。因此，以低电平(GND电位)、40Ω(＝240/6)的阻抗，精确地驱动数据引脚DQ。
另一方面，根据规范，通常需要将ODT操作中的阻抗切换为多种阻抗。根据本实施例的输出电路100满足此要求，并能够设置为120和240中的至少任意一个。
首先，在以120执行ODT操作时，输出控制电路150将选择信号151P、152N和153P设置为高电平，以及将选择信号151N、152P和153N设置为低电平，如图10所示。结果，从前级电路161和163输出的操作信号161P、161N、163P和163N用于截止包括在单位缓冲器111到113和123中的全部晶体管，由此将单位缓冲器111到113和123设置为停用状态。另一方面，从前级电路162输出的操作信号162P(162P1到162P5)和162N(162N1到162N5)与相应的阻抗控制信号DRZQP1到DRZQP5和DRZQN1到DRZQN5的电平一致。
结果，以与包括在校准电路130中的上拉电路131和132相同的阻抗240Ω，导通包括在单位缓冲器121和122中的上拉电路PU，以及以与包括在校准电路130中的下拉电路133相同的阻抗240Ω，导通下拉电路PD。因此，以VDD/2电平、120Ω(＝240Ω/2)的阻抗，精确地驱动数据引脚DQ。
在以240Ω执行ODT操作时，输出控制电路150将选择信号151P、152P和153N设置为高电平，以及将选择信号151N、152N和153P设置为低电平，如图10所示。结果，从前级电路161和163输出的操作信号161P、161N、162P和162N用于截止包括在单位缓冲器111到113、121和122中的全部晶体管，由此将单位缓冲器111到113、121和122设置为停用状态。另一方面，从前级电路163输出的操作信号163P(163P1到163P5)和163N(163N1到163N5)与相应的阻抗控制信号DRZQP1到DRZQP5和DRZQN1到DRZQN5的电平一致。
结果，以与包括在校准电路130中的上拉电路131和132相同的阻抗240Ω，导通包括在单位缓冲器123中的上拉电路PU，以及以与包括在校准电路130中的下拉电路133相同的阻抗240Ω，导通下拉电路PD。因此，以VDD/2电平、240Ω的阻抗，精确地驱动数据引脚DQ。
例如，当根据规范，需要80Ω的ODT操作时，可以激活全部单位缓冲器121到123。
如上所述，根据本实施例的输出电路100具有多个单位缓冲器111到113和121到123(彼此具有相同的电路结构，并联连接)，并且选择在数据输出时或ODT操作时要激活的单位缓冲器。利用此结构，输出电路100调整数据引脚DQ的阻抗。因此，校准电路130可以共同地执行校准。因此，不再分别需要用于在数据输出时调整阻抗的校准电路和用于在ODT时调整阻抗的校准电路。结果，可以减小校准电路的电路规模。
因为可以根据一次校准，同时完成数据输出时的阻抗调整和ODT时的阻抗调整，可以减少校准所需的时间。因此，即使在实际使用时周期性地执行校准时，也能够使校准的开销最小。
本发明绝不局限于前述实施例，在如权利要求所述的本发明的范围内，多种修改都是可能的，自然地，这些修改包括在本发明的范围内。
例如，根据本实施例的输出电路100具有六个单位缓冲器。在执行数据输出操作时，激活全部六个单位缓冲器，以及在执行ODT操作时，激活一个或两个单位缓冲器。但是，并不具体限制单位缓冲器的总数，该总数是至少两个。同样，并不具体限定在数据输出时或在ODT操作时激活的单位缓冲器的数量。
在根据本实施例的输出电路100中，构成了第一输出缓冲器110的三个单位缓冲器111到113中的每一个均具有独立的电路。类似地，构成了第二输出缓冲器120的两个输出缓冲器121和122中的每一个也具有独立的电路。但是，这些电路不必彼此完全独立。只要可以将各个单位缓冲器看作与复制缓冲器相同，这些单位缓冲器可以在输出缓冲器内彼此相连，如图11所示。
图11示出了构成了第一输出缓冲器110、并且在第一输出缓冲器110内部彼此相连的三个单位缓冲器111到113。在此示例中，包括在上拉电路PU中的P沟道MOS晶体管与电阻的触点彼此相连。包括在下拉电路PD中的N沟道MOS晶体管与电阻的触点彼此相连。在这种情况下，将各个单位缓冲器111到113看作与复制缓冲器相同。因此，在本实施例中，“单位缓冲器的并联连接”也包括这种情况。
权利要求
1.一种半导体器件的输出电路，包括第一输出缓冲器，与数据引脚相连，并至少在数据输出时被激活；第二输出缓冲器，与数据引脚相连，并至少在ODT操作时被激活；以及校准电路，与校准引脚相连，用于共同控制第一输出缓冲器和第二输出缓冲器的阻抗。
2.根据权利要求1所述的半导体器件的输出电路，其特征在于在数据输出时，也激活所述第二输出缓冲器。
3.根据权利要求1或2所述的半导体器件的输出电路，其特征在于至少在ODT操作时，停用所述第一输出缓冲器。
4.根据权利要求1或2所述的半导体器件的输出电路，其特征在于第一和第二输出缓冲器中的每一个均包括一个或并联的两个或多个单位缓冲器，并且单位缓冲器彼此具有实质上相同的电路结构。
5.根据权利要求3所述的半导体器件的输出电路，其特征在于第一和第二输出缓冲器中的每一个均包括一个或并联的两个或多个单位缓冲器，并且单位缓冲器彼此具有实质上相同的电路结构。
6.根据权利要求4所述的半导体器件的输出电路，其特征在于校准电路包括实质上具有与单位缓冲器相同电路结构的复制缓冲器。
7.根据权利要求5所述的半导体器件的输出电路，其特征在于校准电路包括实质上具有与单位缓冲器相同电路结构的复制缓冲器。
8.一种半导体器件的输出电路，包括第一输出缓冲器，至少在数据输出时被激活，并具有一个或并联的两个或多个单位缓冲器；以及第一输出缓冲器，至少在ODT操作时被激活，并具有一个或并联的两个或多个单位缓冲器，其中单位缓冲器彼此具有实质上相同的电路结构。
9.根据权利要求8所述的半导体器件的输出电路，其特征在于在数据输出时，也激活所述第二输出缓冲器。
10.根据权利要求8或9所述的半导体器件的输出电路，其特征在于至少在ODT操作时，停用所述第一输出缓冲器。
11.一种半导体器件，具有输出电路，所述输出电路包括第一输出缓冲器，与数据引脚相连，并至少在数据输出时被激活；第二输出缓冲器，与数据引脚相连，并至少在ODT操作时被激活；以及校准电路，与校准引脚相连，用于共同控制第一输出缓冲器和第二输出缓冲器的阻抗。
12.一种调整输出电路的特性的方法，所述输出电路具有至少在数据输出时被激活的第一输出缓冲器和至少在ODT操作时被激活的第二输出缓冲器，所述方法包括利用校准电路，根据校准操作，产生阻抗控制信号；以及将阻抗控制信号共同施加于第一和第二输出缓冲器。
全文摘要
公开了一种输出电路、半导体器件和调整输出电路的特性的方法，以减小校准输出电路所需的电路规模，以及减少校准操作所需的时间，本发明包括与数据引脚相连的第一输出缓冲器和第二输出缓冲器、以及与校准引脚相连的校准电路。第一输出缓冲器和第二输出缓冲器包括多个单位缓冲器。单位缓冲器彼此具有相同的电路结构。利用此结构，可以利用校准电路，根据校准操作，共同设置第一输出缓冲器和第二输出缓冲器的阻抗。结果，可以减小校准操作所需的电路规模和校准操作所需的时间。
文档编号H03K19/0185GK1808902SQ20061000362
公开日2006年7月26日 申请日期2006年1月9日 优先权日2005年1月19日
发明者藤泽宏树 申请人:尔必达存储器股份有限公司