专利名称：优化锁相环阻尼系数的系统和方法
技术领域：
本申请所对应的美国申请案要求了于2004年12月8日提交的美国临时申请第60/634,253号的优先权。
本申请所对应的美国申请案与以下待决美国专利申请有关，其在同一天提交、具有共同受让人以及至少一个共同发明人。
本发明涉及锁相环电路，尤其涉及用于优化锁相环(PLL)阻尼系数的系统和方法，所述阻尼系数改善了由PLL从参考时钟中生成的核心时钟的频谱纯度。
背景技术：
锁相环(PLL)电路通常由电子设备等使用来同步一个或者多个用于控制设备的各种操作的时钟信号。因为集成电路内的操作可以比在集成电路之间的操作快得多地被执行，所以PLL电路通常用在集成电路之内以便以外部时钟频率的某个倍数产生内部时钟信号。在许多应用中，内部时钟信号从提供给集成电路以及系统内的其它组件的外部时钟参考中导出，以便同步系统间的操作。例如，在以300兆赫兹(MHz)工作的计算机系统中的示例性总线时钟可以用来导出以3千兆赫(GHz)工作的内部微处理器核心时钟信号，这表示频率成十倍地增加。时钟倍频N确定了在总线时钟(或外部时钟)和核心时钟(或内部时钟)频率之间的比率。某些系统是静态的，其中时钟倍频N是固定的。其他的系统是动态的，其中出于各种目的，如改变集成电路或电子电路的操作模式(例如，在诸如备用、低功率、休眠等的各种功率模式之间的切换)，时钟倍频是可调的。
本领域的技术人员懂得，传统的PLL的响应特性与时钟倍频N的平方成反比，而与振荡器的增益KV的平方成正比。PLL电路的阻尼系数 如下面的比例式(1)所示 其中，N是时钟倍频，IC是充电(charge)泵电流幅值，KV是振荡器的增益，而R和C分别是PLL的RC环路滤波器组件的电阻和电容。用于PLL的典型环路滤波器包括串联RC滤波器，其具有根据PLL的期望特性的时间常数，所述期望特性包括最大化锁定速度和最小化抖动。在某些实施例中，与串联RC组件并联地提供小电容器，在此情形，相应性地修改比例式1。环路滤波器产生环路控制信号，其被提供给可变振荡器电路以便控制内部时钟信号的相位和/或频率。在一个具体的配置中，环路滤波器产生环路电压，其被采用来调制提供给电流控制振荡器(ICO)内的振荡器单元的电流量。较大的电流量导致较快的内部时钟，而更少的电流量导致较慢的内部时钟。
本领域技术人员还懂得，为了最大化频谱纯度，PLL的阻尼系 应该相对恒定。已经显示出，理想的阻尼系数值大约为0.707。随着集成电路制造技术的进展，已经使得设备能够被缩放为小于100纳米的信道长度，不难找到对支持范围为给定参考频率的1到30或者更多倍的时钟倍频的PLL的需要。并且非常普通的是，在工作期间动态地修改时钟倍频以便调整所述工作模式。然而，传统的PLL的阻尼系数响应于时钟倍频的改变而从欠阻尼变化为过阻尼，以实现所想要的给定工作范围。以这样的方式，传统的PLL没有提供所想要的频谱纯度。
本领域的技术人员还懂得，因为内部逻辑必须被设计在最差情况的条件下工作，所以集成电路，尤其是诸如微处理器之类的流水线器件内的时钟信号的频谱纯度直接影响操作速度。因此，非常期望提高当今PLL电路的频谱纯度。对于具有固定参考时钟频率和固定时钟倍频N的某些应用，可以配置实现了可接受频谱质量的PLL。然而，对于动态改变参考频率和/或时钟倍频或比率N的应用，传统的PLL电路是不适用的，这是因为当N改变时这样的传统PLL电路产生显著降低频谱质量的不想要的抖动。具体来说，当由于阻尼系数 变化的抖动存在于PLL中时，工作电路必须被设计为在最差情况的条件下工作。例如，在2GHz处，PLL中的一个百分数的抖动减少可以在给定时钟周期期间执行的工作量。
随着操作速度的增加，必须解决频谱质量问题，以便最大化效率和所执行的工作。期望改善在包括集成电路等在内的现今电路中所采用的PLL电路的频谱质量。
发明内容
根据本发明的实施例，一种用于动态地优化锁相环(PLL)电路的阻尼系数的可调整振荡器包括增益受控制的振荡器电路和阻尼控制器。所述PLL电路提供指示在第一和第二时钟信号之间的误差的环路控制信号，并且生成第三时钟信号，其频率是时钟倍频乘以第二时钟信号的频率。增益受控制的振荡器电路具有接收环路控制信号的控制输入端、增益控制输入端和提供第三时钟信号的输出端。阻尼控制器具有用于接收时钟倍频的输入端和给所述增益受控制的振荡器电路的增益控制输入端提供增益控制信号的输出端。该阻尼控制器响应于时钟倍频的改变调整增益受控制的振荡器电路的增益，以便最小化阻尼系数的变化。
该增益受控制的振荡器电路可以包括可变振荡器电路和增益控制电路。在此情形下，可变振荡器电路具有频率控制输入端和提供第三时钟信号的输出端。增益控制电路具有接收环路控制信号的第一输入端、接收增益控制信号的第二输入端以及给可变振荡器电路的频率控制输入端提供频率控制信号的输出端。增益控制电路基于环路控制信号、以由增益控制信号确定的增益改变频率控制信号。在更具体的实施例中，可变振荡器电路是电流控制的振荡器，而且增益控制电路将环路控制信号转换为电流信号。而且，阻尼控制器可以被配置为控制增益控制信号，以使得电流控制的振荡器调整电流信号的增益来补偿时钟倍频的改变。
阻尼控制器可被实现为为几个时钟倍频值中的每一个提供增益控制信号的几个不同值之一，以便最小化阻尼系数的改变。作为示例，可以使用查找表等来把每个时钟倍频值转换为提供给振荡器的相对应的增益控制值。对于典型的PLL电路，阻尼系数是被时钟倍频去除的增益的平方根的函数。在一个实施例中，阻尼控制器将增益控制信号控制为所需要的任何值，以有效地用时钟倍频乘以振荡器的增益、以便为第三时钟的每个频率维持相同的阻尼系数。
根据本发明的实施例，具有动态优化的阻尼系数的PLL电路包括检测器、充电泵、滤波器电路、振荡器电路、分频器和阻尼控制器。检测器比较第一时钟信号和第二时钟信号，并且提供指示频率和相位差别的误差信号。充电泵具有接收误差信号的输入端和提供指示其的脉冲信号的输出端。滤波器电路耦接到充电泵，用于将脉冲信号转换为环路控制信号。振荡器电路具有接收环路控制信号的第一输入端、接收增益信号的第二输入端和提供第三时钟信号的输出端，其中增益信号调整振荡器电路的增益。分频器具有接收第三时钟信号的第一输入端、接收时钟倍频的第二输入端和提供第二时钟信号的输出端。该第二时钟信号的频率基于被时钟倍频去除的第三时钟信号的频率。阻尼控制器具有接收时钟倍频的输入端和提供增益信号的输出端，其中阻尼控制器响应于时钟倍频的改变而调整振荡器电路的增益。
振荡器电路可包括提供第三时钟信号的可变振荡器电路和增益电路。该增益电路具有接收环路控制信号的第一输入端、接收增益信号的第二输入端和提供频率控制信号给可变振荡器电路的输出端。在更具体的实施例中，滤波器电路提供作为电压信号的环路控制信号给增益电路的第一输入端，其中增益电路是电压到电流转换器，而且其中振荡器是电流控制的振荡器。在一个实施例中，阻尼控制器控制增益信号以便用时钟倍频乘以振荡器电路的增益以保持阻尼系数对于变量N基本上恒定。
根据本发明的实施例，一种集成电路包括第一引脚，其接收具有第一频率的外部时钟信号；第二引脚，用于接收时钟倍频；以及集成PLL电路。该PLL电路具有耦接到用于接收外部时钟信号的第一引脚的第一输入端、耦接到用于接收时钟倍频的第二引脚的第二输入端、以及具有提供核心时钟信号的输出端的可调振荡器，该核心时钟信号具有大约等于时钟倍频乘以第一频率的第二频率。可调振荡器包括阻尼控制器和振荡器电路。该阻尼控制器具有接收时钟倍频的输入端和提供调整信号的输出端。该振荡器电路具有接收调整信号的输入端和提供核心时钟信号的输出端，其中，调整信号控制振荡器电路的增益，以便为PLL电路维持基本恒定的阻尼系数。
根据本发明的实施例，一种优化PLL的阻尼系数的方法，包括将时钟倍频转换为增益控制值；以及利用增益控制值调整振荡器的增益，以便最小化阻尼系数的改变。该PLL控制振荡器以提供第二时钟信号，该第二时钟信号具有为第一时钟信号的频率的倍数的频率。阻尼系数是被时钟倍频去除的振荡器的增益的函数。
该方法还可以包括调整提供给电流控制振荡器的电流电平。该方法可以包括用倍频乘以振荡器的增益。该方法可以包括比较第一时钟信号与分频时钟信号、并且提供指示其的环路控制信号；基于环路控制信号改变频率控制信号；提供频率控制信号给可变振荡器电路；以及基于增益控制值改变频率控制信号的变化率。该方法可以包括将环路控制信号转换为电流信号；基于环路控制信号改变电流信号；基于增益控制值改变电流信号的变化率；以及提供电流信号给电流控制的振荡器。该方法可以包括将环路控制电压转换为电流信号；由电流控制的振荡器将电流信号转换为第二时钟信号；以及用倍频划分第二时钟信号以提供划分了的时钟信号。
参照下面的描述和附图，本发明的益处、特征和优点将会变得更好理解，其中图1是根据现有技术实现的传统的PLL电路的简化框图；图2是根据本发明的实施例实现的示例性PLL电路的简化框图；图3是根据图2中的PLL电路的更具体实施例实现的环路滤波器、振荡器电路和阻尼控制器的更详细的示意框图；图4是为增益的几个离散值绘制CORECLK信号对比VLP信号的频率的仿真结果的曲线图；以及图5是说明根据本发明的示范性实施例、用于优化PLL电路的阻尼系数的方法的流程图。
具体实施例方式
提供下面的描述使得本领域技术人员能够在特定的应用及其要求的上下文内构造和使用所提供的本发明。然而，对优选实施例的各种修改对于本领域的技术人员来说是显而易见的，而且在此定义的一般原理可以应用于其他的实施例。因此，本发明不旨在限制于在此示出和描述的特定实施例，而是要与在此公开的原理和新颖特征一致的最广泛的范围相符合。
本申请的发明人已经意识到，需要解决与本领域、尤其是有关当采用传统的PLL电路时施加在流水线器件上的限制相关联的问题。因此他们开发了一种系统和方法，用于如下面参考图1-5的进一步描述那样，通过基于时钟倍频的值动态优化PLL阻尼系数，显著地提高由集成电路内的PLL电路生成的或由电子器件使用的核心时钟信号的频谱纯度。当在流水线结构中采用时，最小化了不想要的抖动，使得由于提供给核心时钟信号的频谱纯度的增加，而可以将流水线器件设计为增加在流水线各级之间执行的工作量。
图1是传统的PLL电路100的简化框图。将第一时钟信号BUSCLK提供给相位/频率检测器101的第一输入端，其在第二输入端处接收第二时钟信号REFCLK。相位/频率检测器101比较在REFCLK和BUSCLK信号之间的相位和/或频率，并且提供指示相位和/或频率中的任何差别的上/下误差信号UP/DN。充电泵103具有接收误差信号UP/DN的输入端，并且在其输出端处生成提供给环路滤波器105的电流脉冲信号IC。尽管IC电流脉冲的幅值一般是静态的，但是，IC信号的符号(正脉冲或负脉冲)通常指示将REFCLK与BUSCLK对齐的方向，而IC电流脉冲的宽度(duration)一般指示需要将BUSCLK和REFCLK时钟信号彼此对齐所需要的校正量。环路滤波器105将IC信号转换为环路控制信号LC，其被提供给振荡器电路107中的恒定V/I转换器111的控制输入端。恒定V/I转换器111将环路控制信号LC转换为电流信号I，其被提供给电流控制的振荡器108的输入端。恒定V/I转换器111根据恒定比例关系转换环路控制信号LC。振荡器电路107产生核心时钟信号CORECLK，其被提供给除法器电路109的一个输入端。除法器电路109在第二输入端接收频率或时钟倍频N，并且将CORECLK信号转换为REFCLK信号，将该REFCLK信号提供给相位/频率检测器101。时钟倍频N确定在BUSCLK和CORECLK之间的频率关系。除法器电路109将CORECLK的频率用倍频N去除以导出REFCLK的频率，其被提供回到相位/频率检测器101以便闭合所述环路。以这样的方式，PLL电路100进行操作以将BUSCLK的频率与倍频N相乘，以便实现CORECLK的频率，并且使CORECLK与BUSCLK同步。
PLL电路100可以在集成电路等上实现，其中BUSCLK信号和倍频N在外部或者片外接收，而CORECLK信号在片上(on-chip)使用。然而，本发明考虑了除了集成电路之外的配置，并且通常应用于由任何电子器件使用的PLL电路。环路滤波器105滤波IC信号并且生成环路控制信号LC，其被用于在标准反馈操作中控制CORECLK的频率。LC信号可以具有电流信号或电压信号的形式，而振荡器电路107可以如本领域的技术人员所知的那样，受电流或电压控制。只要BUSCLK信号和时钟倍频N是静态的并且不改变，则PLL电路100的频谱质量就可接受。然而，如先前所述，对于其中期望动态改变BUSCLK的频率或者时钟倍频N的值的应用来说，PLL电路100的频谱质量是不可接受的，这是因为它响应于由于与在环路控制信号LC中的变化成固定比例地增加或减少的电流信号I导致的这样的变化，而产生了不想要的抖动。参考比例式1，振荡器电路107的增益KV通常是固定的，使得N的变化导致阻尼系数 中不想要的变化，这导致抖动并降低了PLL电路100的频谱质量。
图2是根据本发明的实施例实现的示范性PLL电路200的简化框图。PLL电路100和200包括几个类似的组件，它们被给予相同的参考标号。具体地讲，相位/频率检测器101、充电泵103、环路滤波器105和除法器电路109被包括在PLL电路200中，并且以基本上相同的方式操作。除法器109用N去除CORECLK以便提供REFCLK给相位/频率检测器101，相位/频率检测器101产生提供给充电泵103的UP/DN误差信号，充电泵103产生IC信号给环路滤波器105，环路滤波器105产生环路控制信号LC。PLL电路100的振荡器电路107用增益受控制的振荡器电路201代替，其接收环路控制信号LC并且生成CORECLK信号。振荡器电路201包括可变V/I转换器电路203，其具有接收LC信号的第一输入端和提供控制信号I的输出端。将I信号提供给可变振荡器电路205，其在它的输出端处提供CORECLK信号。增加了阻尼控制器电路207，其接收时钟倍频N并且向可变V/I转换器电路203的另一个输入端提供增益控制信号GC。在一个实施例中，可变振荡器电路205是电流控制的振荡器(ICO)205。还考虑了替代的实施例，其中可变振荡器电路205是电压控制的振荡器(未示出)。
除了基于GC信号控制或者相反调整信号振荡器201的增益之外，振荡器电路201以与振荡器电路107类似的方式操作。增益KV被定义为CORECLK信号的频率(F)中的变化或ΔF，其作为LC信号的改变的函数或者ΔLC，或者KV＝ΔF/ΔLC，其中前斜线“/”表示除法。例如，如果以GHz测量频率并且LC信号是以伏特(V)测量的电压信号，则增益KV具有Hz/V的单位。对于时钟倍频N的给定值，比如说N1，阻尼控制器207声明(assert)GC信号的对应值，比如说GC1，其使得可变V/I转换器电路203以相应的增益KV或者说KV1操作。因此，可变V/I转换器电路203将LC信号转换为I信号，该I信号用于控制由可变振荡器电路205以相应的增益KV1提供的CORECLK信号的频率。对于GC1，增益KV1确定在控制环路中采用的LC和CORECLK之间的关系。
当将倍频N改变为新的值，比如说N2时，阻尼控制器207将GC信号改变为相应的新值，比如说GC2，其使得振荡器电路201以相应的新增益，比如说KV2操作。为了优化PLL电路200的频谱质量，阻尼控制器207、可变V/I转换器电路203和ICO 205被配置为最小化阻尼系数 的改变。如比例式1所定义，阻尼系数 是KV/N的平方根的函数，因此对于N的任何改变，用相同的因子(例如，N)修改振荡器电路201的增益KV。以这样的方式，N的改变被KV的改变有效地抵消或者补偿，以便最小化阻尼系数的任何改变。例如，如果N从10加倍到20，则增益KV也被加倍，以便根据比例式1，阻尼系数依然未变。因为通过伴随地改变振荡器增益，响应于时钟倍频N的改变的阻尼系数的改变被最小化了，所以相对于PLL电路100的频谱质量，改善了PLL电路200的频谱质量。
图3是根据PLL电路200的更具体的实施例实现的环路滤波器105、振荡器电路201和阻尼控制器207的更详细的示意性框图。IC信号是经由节点301施加到串联连接在节点301和地(GND)之间的电阻器R和电容器C的电流脉冲。节点301发展出环路控制电压VLP，其被提供给振荡器电路201。在此情形中，VLP信号起环路控制信号LC(如括号中所示)的作用。将VLP信号施加到振荡器电路201内的可变电压到电流(V/I)转换器303，其将VLP信号转换为电流信号I，将电流信号I提供给电流控制的振荡器(ICO)305的输入端。在所说明的实施例中，阻尼控制器207接收时钟倍频N，并在频率选通总线FSTR上生成或译码提供给V/I转换器303的增益控制输入端的相对应的信号。在此情形中，FSTR总线起增益控制信号GC(如括号中所示)的作用。在一个实施例中，FSTR总线包括多个数字信号用来控制或者调整在多个离散增益值之间的增益，每个对应于时钟倍频N的离散值。FSTR总线的信号指示V/I转换器303增加/减少到ICO 305内的振荡器单元的电流I，以便稳定作为N的函数的PLL阻尼系数 因此，阻尼控制器207经由FSTR总线指示V/I转换器303以增加或减少电流I来控制增益，以维持PLL电路200的阻尼系数相对于时钟倍频N的值的改变而保持稳定。参照用于阻尼系数 的比例式1，N是提供给阻尼控制器207的时钟倍频，IC是经由节点301提供给环路滤波器105的电流，R和C是环路滤波器105的电阻值和电容值，而KV是振荡器电路201的增益，其被定义为根据VLP信号的电压改变的CORECLK信号的频率改变，或KV＝ΔF/ΔVLP。正如前面解释的，如果电容器和串联RC滤波器并联布置，则相应地修改比例式1；然而，由于以相同的方法最小化阻尼系数的改变，所以本发明的原理依然未变。
图4是对于从1至n的范围改变的增益KV的几个离散值，或者说KV1至KVn，绘制以GHz为单位的CORECLK信号的频率(F)对比以伏特(V)为单位的VLP信号的仿真结果的曲线图，这里假定PLL电路200被设计成在0.25V至0.75V的环路滤波器额定电压范围上从400MHz到4GHz进行操作。增益KV的离散值由提供给ICO 305的电流I的相对应的离散值确定。由增益曲线KVn中的仅仅一条KV1来表征传统的PLL，如PLL电路100，这是因为振荡器电路107的增益不作为时钟倍频N的函数来调制。因此，一条特定KV曲线的斜率将是要在比例式1中使用，以便为所有N值确定PLL电路100的阻尼系数 的增益KV。当为传统的PLL电路100改变时钟倍频N时，由于KV、R，和C是固定的，所以阻尼系数 也根据比例式1发生改变。但是和传统的PLL电路100相反，根据本发明的PLL电路200通过经由总线FSTR指示ICO 305在时钟倍频N改变时增加或减少到振荡器单元的电流I，来保持阻尼系数 的值相对恒定。改变电流I导致振荡器的增益KV的改变，这补偿了时钟倍频N的改变，由此保持阻尼系数 的值相对恒定。
作为例子并参考图4，假定传统的PLL电路100的振荡器电路107具有增益曲线401(即，KV8)，而且PLL电路100正在点403处操作，在该点处，对于大约0.5V的VLP电压，CORECLK的频率大约为2.08GHz。在此情形中，假定用于PLL电路100的环路控制信号LC是VLP电压。如果N改变到新的值以将CORECLK的频率调整到2.75GHz的新频率，则PLL电路100必需沿着曲线401调整到与大约0.92V的VLP电压相关联的新操作点405。参考PLL电路100，N的增加使得除法器109减少REFCLK的频率，并且相位/频率检测器101通过给定UP/DN误差信号来增加REFCLK的频率以便再次等于BUSCLK的频率来作出响应。充电泵103和环路滤波器105通过向0.92V增加VLP直到CORECLK的频率最终停留在2.75GHz的新目标频率来作出响应。PLL电路100的整个控制环路必须响应以达到并停留在新的频率上。并且注意到，在此过程期间，阻尼系数 由于是1/N的平方根的函数而减少。结果是显著的抖动量，阻尼系数的变化，和减少的频谱纯度。这进而增加了响应时间并减少了在采用传统PLL电路100的电路中可以执行的工作量。
作为比较，假定PLL电路200的振荡器电路201包括全部的增益曲线(即，KVnKV1)，而且PLL电路200最初正在增益曲线401的相同点403处操作，其中对于大约0.5V的VLP电压，CORECLK的频率大约是2.08GHz。还假定用于PLL电路200的环路控制信号LC是VLP电压。希望选择维持VLP的中间范围电平的增益曲线，以便VLP对于时钟倍频N的改变维持相对恒定。在此情形中，当N改变为新值以便将CORECLK的频率调整到2.75GHz的新频率时，阻尼控制器207调整增益控制信号GC(例如，FSTR的新的值)，信号GC将振荡器电路201的增益调整到新的增益曲线407(即，如增益＝KVn所示，以便维持大约0.5V的VLP的相同中间电平值。因此，PLL电路200沿着增益曲线407调整到新的操作点409。参考PLL电路200，N的增加最初可能使除法器109开始减少REFCLK的频率。然而，GC值的改变使得可变V/I转换器电路203调整I信号以在ICO 205将CORECLK的相位与2.75GHz的新频率对齐之后保持阻尼系数与它在改变之前基本上相同的值。在图3的实施例中，阻尼控制器207调整FSTR的值以便切换可变V/I转换器303从而声明源电流I的新值。因此，由于通过增益KV中的改变补偿N的改变，所以阻尼系数 维持恒定。结果是显著减少了的抖动量和稳定的阻尼系数，由此导致相对高的频谱纯度。这使得能够减少响应时间和可以在集成电路或电子器件中执行的工作量的相伴增加。
图5是说明根据本发明的示范性实施例，用于优化PLL电路的阻尼系数的方法的流程图。包括块501、503、505和511在内的几个块与传统的PLL类似。在块501，比较第一和第二时钟信号的频率和相位，并且提供相应的误差信号。在如上所述的各种实施例中，第一信号是总线时钟或外部时钟等，第二时钟是在PLL的控制环路中从分频器反馈的反馈或参考时钟，而误差信号是上/下(up/down)信号。在下一个块503，将误差信号转换为充电信号。PLL电路一般采用了充电泵等将误差信号转换为充电信号。在下一个块505，充电信号被滤波成环路控制信号。环路控制信号可以具有任何适合的形式，如本领域技术人员所公知的电流信号或电压信号。在一个实施例中，例如，充电信号是提供给电阻器-电容器滤波器的电流信号，其发展出如本领域技术人员所知的环路控制电压等。同时，在块507，将时钟倍频N转换为增益控制值，其适合响应于时钟倍频值的改变来最小化PLL阻尼系数的改变。在下一个块509，以由增益控制值确定的增益将环路控制信号转换成第三时钟信号。在环路控制信号和第三时钟信号之间的转换可以由诸如电流控制的振荡器或电压控制的振荡器之类的可变振荡器电路等来执行。在最后一个块511，用时钟倍频N划分第三时钟信号的频率，以便提供第二时钟信号，且操作返回到块501和507。
尽管不是必需的情形，但是块507的功能可以和所示的块501-505中的任何一个或者多个同时执行。在集成电路实施例中，例如，检测器比较输入总线时钟和参考时钟的频率/相位，而系数逻辑将外部时钟倍频转换为增益控制值。在时钟倍频和增益控制值之间的转换取决于可变振荡器电路的特性和配置以及环路控制信号的范围和配置。环路控制信号表示在来自检测器的误差信号和第三时钟信号的频率之间的转换，其中控制第三时钟信号来最小化该误差。振荡器的增益响应于环路控制信号的改变而控制第三时钟信号的相对频率的改变。在一个实施例中，选择环路控制信号的额定或者中间电平的值，而且阻尼控制器调整增益控制值以便为时钟倍频的每个值维持环路控制信号大约相同的电平。可以依据实验确定增益控制值，并且将其存储在阻尼控制器中。阻尼控制器可以以任何适合的方式实现，如查找表等。
本发明的较不复杂的实施例假设充电泵电流IC和环路滤波器105的R和C组件的固定值。尽管这些实施例较不复杂，但是要注意到，本发明还包含动态调整这些值IC、R、C中的一个或多个以及KV以便维持阻尼系数 的稳定性的实施例。本发明的一个实施例考虑仿真n条振荡器增益曲线KVnKV1，作为在所期望的工作频率范围上的FSTR总线的n个值的函数以及作为所期望的环路滤波器电压范围的函数。在此情形中，阻尼控制器207被配置为为N的每个值生成FSTR的离散值，以便振荡器电路201的相关联的增益KV产生相对恒定的、用于阻尼系数 的值。一个实施例选择FSTR的值，以便保持 大约等于0.707，然而，本发明构思了替代的实施例，其中将阻尼系数保持在不同于0.707的值。额定环路滤波器电压实施例选择在环路滤波器电压VLP的中间范围值处的上述FSTR的值(例如，0.5V)。
利用根据本发明的实施例、用于优化锁相环阻尼的系统和方法实现了几个益处和优点。一个优点是，由于利用在核心(输出或者内部的)时钟和总线(输入或外部的)时钟之间的时钟倍频的相对应变化而最小化了PLL的阻尼系数的变化，所以在按照本发明的实施例实现的PLL中最小化了不想要的抖动。另一个优点是，由于提供给内部核心时钟信号的频谱纯度的增加，流水线器件可以被设计为增加在流水线各级之间执行的工作量。
尽管已经参考本发明的某些优选版本相当详细地描述了本发明，但是也可能想到其他版本和变化。本领域技术人员应该理解，在不偏离由权利要求定义的本发明的精神和范围的情况下，出于提供本发明的相同目的，他们可以容易地使用公开的概念和具体的实施例，作为用于设计或修改其他结构的基础。
权利要求
1.一种可调整振荡器，用于动态地优化锁相环电路的阻尼系数，所述锁相环电路提供指示在第一和第二时钟信号之间的误差的环路控制信号以用于产生第三时钟信号，所述第三时钟信号的频率是时钟倍频乘以第二时钟信号的频率，所述可调整振荡器包括增益受控制的振荡器电路，其具有接收环路控制信号的控制输入端、增益控制输入端和提供第三时钟信号的输出端；以及阻尼控制器，其具有输入端、用于接收时钟倍频的输入和提供增益控制信号，以及输出端、用于向所述增益受控制的振荡器电路的所述增益控制输入端提供增益控制信号，其中所述阻尼控制器响应于时钟倍频的改变而调整所述增益受控制的振荡器电路的增益。
2.如权利要求1所述的可调整振荡器，其中所述增益受控制的振荡器电路包括可变振荡器电路，其具有频率控制输入端和提供第三时钟信号的输出端；以及增益控制电路，其具有第一输入端，用于接收环路控制信号；第二输入端，用于接收所述增益控制信号；以及输出端，用于向所述可变振荡器电路的所述频率控制输入端提供频率控制信号；其中，所述增益控制电路基于环路控制信号、以由所述增益控制信号确定的增益改变所述频率控制信号。
3.如权利要求2所述的可调整振荡器，其中所述可变振荡器电路包括电流控制的振荡器，而且其中所述增益控制电路将环路控制信号转换为电流信号。
4.如权利要求3所述的可调整振荡器，其中所述阻尼控制器控制所述增益控制信号，以使得所述电流控制的振荡器调整所述电流信号的增益来补偿时钟倍频的改变。
5.如权利要求1所述的可调整振荡器，其中所述阻尼控制器为多个时钟倍频值中的每一个提供所述增益控制信号的多个不同值之一，以便最小化阻尼系数的改变。
6.如权利要求5所述的可调整振荡器，其中，阻尼系数是所述增益受控制的振荡器电路的所述增益除以时钟倍频的函数；所述阻尼控制器控制所述增益控制信号以便用所述时钟倍频乘以所述振荡器的所述增益。
7.一种具有动态优化的阻尼系数的锁相环电路，包括检测器，其比较第一时钟信号和第二时钟信号，并且提供指示频率和相位差别的误差信号；充电泵，其具有输入端、用于接收所述误差信号，以及输出端、用于提供指示其的脉冲信号；滤波器电路，耦接到所述充电泵，用于将所述脉冲信号转换为环路控制信号；振荡器电路，其具有第一输入端、用于接收所述环路控制信号，第二输入端、用于接收增益信号，以及输出端、用于提供第三时钟信号，其中所述增益信号调整所述振荡器电路的增益；分频器，其具有第一输入端、用于接收所述第三时钟信号，第二输入端、用于接收时钟倍频，以及输出端、用于提供所述第二时钟信号，该第二时钟信号的频率为由所述第三时钟信号的频率除以所述时钟倍频的频率；以及阻尼控制器，其具有输入端、用于接收所述时钟倍频的输入，以及输出端、用于提供所述增益信号，其中所述阻尼控制器响应于所述时钟倍频的改变而调整所述振荡器电路的所述增益。
8.如权利要求7所述的锁相环电路，其中所述振荡器电路包括可变振荡器电路，其具有频率控制输入端和提供所述第三时钟信号的输出端；以及增益电路，其具有第一输入端、用于接收所述环路控制信号，第二输入端、用于接收所述增益信号，以及输出端、用于将频率控制信号提供给所述可变振荡器电路的所述频率控制输入端。
9.如权利要求8所述的锁相环电路，其中所述滤波器电路将作为电压信号的所述环路控制信号提供给所述增益电路的所述第一输入端，其中所述增益电路包括电压到电流转换器，并且其中所述可变振荡器电路包括电流控制的振荡器。
10.如权利要求7所述的锁相环电路，其中所述阻尼系数是由所述时钟倍频划分的所述振荡器电路的所述增益的函数，而且其中所述阻尼控制器控制所述增益信号、以便用所述时钟倍频乘以所述振荡器电路的所述增益，从而维持阻尼系数基本上恒定。
11.一种集成电路，包括第一引脚，其接收具有第一频率的外部时钟；第二引脚，用于接收时钟倍频；以及集成锁相环电路，其具有第一输入端、耦接到用于接收所述外部时钟信号的所述第一引脚，第二输入端、耦接到用于接收所述时钟倍频的所述第二引脚，以及可调振荡器、具有提供核心时钟信号的输出端，该核心时钟信号具有第二频率，其大约等于所述时钟倍频乘以所述第一频率，所述可调整振荡器包括阻尼控制器，其具有输入端、用于接收所述时钟倍频，以及输出端、用于提供调整信号；以及振荡器电路，其具有输入端、用于接收所述调整信号，以及输出端、用于提供所述核心时钟信号；其中，所述调整信号控制所述振荡器电路的增益，以维持用于所述锁相环电路的阻尼系数恒定。
12.如权利要求11所述的集成电路，其中所述阻尼控制器控制所述调整信号以使得所述振荡器电路以所述时钟倍频的倍数增加其增益。
13.如权利要求11所述的集成电路，其中所述振荡器电路包括电流发生器，其具有输入端、用于接收所述调整信号，以及输出端、用于基于所述时钟倍频提供电流电平；以及电流控制的振荡器，其具有电流控制输入端、耦接到所述电流发生器的所述输出端，以及输出端、提供所述核心时钟信号。
14.如权利要求11所述的集成电路，其中所述锁相环电路包括检测器，其具有第一输入端、耦接到所述第一引脚，第二输入端、接收分频的时钟信号，以及输出端、提供指示在所述外部时钟信号和所述分频的时钟信号之间的频率差的误差信号；充电泵，其具有输入端、用于接收所述误差信号，以及输出端、用于提供脉冲信号；环路滤波器，其将所述脉冲信号转换为环路控制信号；其中所述振荡器电路基于所述环路控制信号、以由所述调整信号确定的增益调整所述核心时钟信号的频率；以及分频器，其具有第一输入端、用于接收所述核心时钟信号，第二输入端、用于接收所述时钟倍频以及输出端、用于提供所述分频的时钟信号。
15.一种优化锁相环的阻尼系数的方法，控制振荡器以提供第二时钟信号，该第二时钟信号的频率为第一时钟信号的频率的倍数，其中阻尼系数包括由所述倍数除以振荡器增益的函数，该方法包括将所述倍数转换为增益控制值；以及使用该增益控制值调整振荡器的增益，以便最小化阻尼系数的改变。
16.如权利要求15所述的方法，其中所述调整振荡器的增益包括调整提供给电流控制的振荡器的电流电平。
17.如权利要求15所述的方法，其中所述调整振荡器的增益包括用所述倍数乘以振荡器增益。
18.如权利要求15所述的方法，还包括比较所述第一时钟信号与分频了的时钟信号并且提供指示该比较结果的环路控制信号；基于该环路控制信号改变频率控制信号；将该频率控制信号提供给可变振荡器电路；以及基于该增益控制值改变频率控制信号的变化率。
19.如权利要求18所述的方法，还包括将环路控制信号转换为电流信号；其中所述改变频率控制信号包括基于环路控制信号改变电流信号；其中所述改变频率控制信号的变化率包括基于增益控制值改变电流信号的变化率；以及其中所述提供频率控制信号给可变振荡器电路包括提供电流信号给电流控制的振荡器。
20.如权利要求19所述的方法，还包括所述将环路控制信号转换为电流信号包括将环路控制电压转换为电流信号；由所述电流控制的振荡器将所述电流信号转换为第二时钟信号；以及用所述倍数去除第二时钟信号以便提供分频了的时钟信号。
全文摘要
一种用于动态地优化PLL电路的阻尼系数的可调振荡器，包括增益受控制的振荡器电路和阻尼控制器。PLL电路提供指示在第一和第二时钟信号之间的误差的环路控制信号，并且生成第三时钟信号，该第三时钟信号的频率为时钟倍频乘以第二时钟信号的频率。振荡器电路具有用于接收环路控制信号的控制输入端、增益控制输入端和提供第三时钟信号的输出端。阻尼控制器具有接收时钟倍频的输入端和提供增益控制信号给振荡器电路的增益控制输入端的输出端。阻尼控制器响应于时钟倍频的改变而调整振荡器电路的增益，以便最小化阻尼系数的变化。
文档编号H03L7/099GK1866746SQ20061009451
公开日2006年11月22日 申请日期2006年6月9日 优先权日2005年12月8日
发明者詹姆斯·R·隆博格, 米尔·S·阿扎姆 申请人:威盛电子股份有限公司