专利名称：场效应晶体管及其应用器件的制作方法
技术领域：
本发明涉及场效应晶体管，特别涉及低导通阻抗且输出电容小的场效应晶体管及其应用器件。
背景技术：
图1至图3是作为已有低导通阻抗横型场效应晶体管(以下将场效应晶体管简称为MOSFET)的多RESURF(REduced SURface Field)MOSFET，另外，被称作超级结(superjunction)构造的MOSFET结构如图所示，图1是其立体斜视图，图2是其俯视图，图3(a)、(b)、(c)是沿图2的线A-A′、B-B′、C-C′分别剖开器件的剖视图。
如这些图所示，在p型半导体衬底(Sub)201的表面有选择地形成p型基极层204，在该p型基极层204的表面有选择地形成高浓度的n型源极层205和高浓度的p型接触层206。另外，在p型半导体衬底201的表面使p型基极层204介于中间形成漏极层209。在n型源极层205和p型接触层206上形成源电极210，在n型漏极层209上形成漏电极211。在p型半导体衬底201的下面设有衬底电极212，电位与源电极210相同。
在p型基极层204和n型漏极层209之间，在连结它们的方向，作为漂移层，交替配置形成条状的n型半导体层202和p型半导体层203。也就是说，这些n型半导体层202和p型半导体层203，在与连结p型基极层204和n型漏极层209的方向基本垂直的方向上交替地排列。另外，在n型源极层205和n型半导体层202及p型半导体层203之间的p型基极层204的表面上，使栅极氧化膜207介于中间而形成栅电极208。
这种MOSFET的特征如上所述，作为漂移层，n型半导体层202和p型半导体层203形成为条状、相互交替地配置着(多RESURF构造、超级结构造)。由此，漂移层易发生耗尽，提高漂移层的掺杂浓度，故可以减小导通阻抗。
但是，在上述已有的低导通阻抗MOSFET的构成中，虽然电子在漂移层n型半导体202流动，但在p型半导体层203不流动，所以，即使对n型半导体202的有效截面积的比率减少的部分，通过超级结构造使n型半导体202的浓度增加而使阻抗降低，也存在以下缺点，即不能期望器件整体低导通阻抗化的效果非常充分。
一直以来，就知道对上述横型MOSFET以外的纵型MOSFET使用上述多RESURF构造(超级结构造)。但是，在这种构造中，器件的耐压被设计在几百伏以下，产生与上述横型器件相同的缺点，所以，在较低耐压的MOSFET的特性改善中，不能期待已有的多RESURF构造或超级结构造的效果可被体现出来。
发明内容
本发明是鉴于上述问题提出来的，目的在于提供一种场效应晶体管及其应用器件，通过较低耐压(几十伏至一百伏)的器件耐压的设计，也可以实现低导通阻抗化且可以实现低输出电容。
本发明实施方式的一种场效应晶体管，其中，具有第1导电型的基极层，设置在绝缘衬底的表面上；第2导电型的源极层，选择性地形成在上述基极层的表面上；第2导电型的漏极层，形成在与上述第1导电型的基极层分离的上述绝缘衬底上；漂移层，形成在上述基极层和上述漏极层之间的区域；以及栅电极，间隔着栅极绝缘膜而形成在至少上述基极层的上述表面上；其中，上述漂移层具有大于上述基极层的阻抗，形成在上述基极层和上述漏极层之间；而且，上述栅电极被施加大于等于上述源极层和上述漏极层之间的耐压的栅极电压。
另外，本发明实施方式的一种场效应晶体管，其中，具有第1导电型的基极层，设置在衬底的表面上；第2导电型的源极层，选择性地形成在上述基极层的表面上；第2导电型的漏极层，形成在与上述第1导电型的基极层分离的上述衬底上；漂移层，形成在上述基极层和上述漏极层之间的区域；以及栅电极，间隔着栅极绝缘膜而形成在至少上述基极层的上述表面上；其中，上述漂移层具有大于上述基极层的阻抗，形成在上述基极层和上述漏极层之间；而且，上述栅电极被施加大于等于上述源极层和上述漏极层之间的耐压的栅极电压；上述栅电极具有纵型槽栅结构，而且，上述漂移层沿纵型槽栅结构在垂直方向上延伸。
另外，例如通过在源电极电位、漏电极电位、栅电极电位全部为0V的热平行状态下上述漂移层耗尽的构造，在低导通阻抗(Ron)和高耐压(Vdss)的同时，实现器件的低输出电容(Cout)。
另外，本发明实施方式的一种光电继电器，其中，具有发光器件，被施加开关控制输入信号；光致电力器件，接受到从上述发光器件发出的光，并产生直流电压；以及至少一个场效应晶体管，包括漏电极、源电极和栅电极，被施以上述光致电力器件的输出电压，上述场效应晶体管包括本发明的上述场效应晶体管，而且，施加在上述栅电极上的上述光致电力器件的上述输出电压大于等于上述场效应晶体管的上述源电极和上述漏电极之间的耐压。
图1是已有超级结MOSFET构造的立体斜视图。
图2是图1所示器件的俯视图。
图3是器件沿图2的A-A′、B-B′、C-C′线的剖面构造的剖视图。
图4是将本发明实施例1的MOSFET的构造部分除去一部分的立体斜视图。
图5是同一本发明实施例1的MOSFET的构造的立体图。
图6是同一本发明实施例1的MOSFET的构造的俯视图。
图7是器件沿图6的A-A′、B-B′、C-C′线的剖面构造的剖视图。
图8是本发明实施例1的横型MOSFET的变化例的斜视图。
图9是本发明实施例1的横型MOSFET的变化例的斜视图。
图10是图9所示横型MOSFET的变化例的斜视图。
图11是本发明实施例1的横型MOSFET的变化例的斜视图。
图12是本发明实施例1的横型MOSFET的变化例的斜视图。
图13是本发明实施例1的横型MOSFET的芯片构造的剖视图。
图14是本发明实施例1的横型MOSFET的构造的示意性斜视图。
图15是本发明实施例2的横型MOSFET的构造的立体斜视视图。
图16是同一本发明实施例2的横型MOSFET的构造的俯视图。
图17是器件沿图15的A-A′线的剖面构造的剖视图。
图18是同一器件沿图12的B-B′线的剖面构造的剖视图。
图19是本发明实施例2的变化例的MOSFET的剖视图。
图20是本发明实施例3的器件构造的立体斜视图。
图21是对本发明实施例3的变化例的MOSFET的剖面立体斜视图。
图22是本发明实施例3的另一其它变化例的MOSFET的剖面立体斜视图。
图23是本发明实施例3的另一其它变化例的MOSFET的剖面立体斜视图。
图24是本发明实施例3的另一其它变化例的MOSFET的剖面立体斜视图。
图25是本发明实施例3的另一其它变化例的MOSFET的剖面立体斜视图。
图26是本发明实施例3的另一其它变化例的MOSFET的剖面立体斜视图。
图27是本发明实施例3的另一其它变化例的MOSFET的剖面立体斜视图。
图28是本发明实施例3的另一其它变化例的MOSFET的剖面立体斜视图。
图29是本发明实施例4的横型MOSFET的构造的俯视图。
图30是图29所示构成横型MOSFET的半导体衬底2的表面区域的构成的俯视图。
图31是图29所示横型MOSFET的局部的扩大的俯视图。
图32是在图29所示横型MOSFET表面上形成了铝布线图形的俯视图。
图33是图29的A-A′线的剖视图。
图34是图33的变化例的俯视图。
图35是图29所示横型MOSFET的应用器件即光电继电器电路的构成的电路图。
图36是用于说明图29所示横型MOSFET的栅极驱动电压和器件特性关系的图。
具体实施例方式
以下，参照
本发明的实施方式。
(实施例1)图4至图7是本发明的实施例1，是示出横型场效应晶体管(以下，将场效应晶体管简称为MOSFET)的构造的图。图4、图5是其立体斜视图，图6是其俯视图，图7(a)至(d)分别是沿图3的A-A′、B-B′、C-C′线剖开器件的剖视图。并且，图4是示出除去图5的器件的局部来显示的斜视图。该横型MOSFET是所谓被称为多RESURF MOSFET或超级结MOSFET的MOSFET。
如图所示，衬底1是由p型(或n型)硅半导体2和在其表面叠层形成的埋入氧化膜3构成。在埋入氧化膜3的上面，选择地形成p型基极层4。在p型基极层4的上面，选择地形成高浓度的n型源极层5和高浓度的p型接触层6。另外，在半导体衬底1的埋入氧化膜3的表面上，与p型基极层4分离而形成n型漏极层7。在n型源极层5和p型接触层6上形成源电极8。在n型漏极层7上通过接触层9形成漏电极10。在p型半导体衬底1的底面设有衬底电极11，与源电极8电位相同。
在p型基极层4和n型漏极层7之间，在连结它们的方向，形成条状的n型漂移半导体层12和p型漂移半导体层13。在与连结p型基极层4和n型漏极层7的方向基本垂直的方向，交替地形成上述这些n型漂移半导体层12和p型漂移半导体层13。在此，上述p型漂移半导体层13的掺入量在1.0×1011～6.0×1013cm-2的范围。另外，上述n型漂移半导体层12和上述p型漂移半导体层13重复的间距在0.01μm～5μm之间。另外，当上述n型漂移半导体层12和上述p型漂移半导体层13的掺杂量为Φ、条宽为W时，它们之间具有Φ×W≤1×108(cm-1)的关系。
接着，如图4所示，在由n型源极层4、n型漂移半导体层12、p型漂移半导体层13和n型漏极层7构成的有源层的表面，使栅极氧化膜14介于中间形成栅电极15。栅极氧化膜14在n型漂移半导体层12和上述p型漂移半导体层13的表面，在n型漏极层7侧端部和n型漏极层7的表面，其膜厚像16所示那样变大。栅电极15覆盖着该阶段部份。
本实施例的横型MOSFET其特征部分在于，n型漂移半导体层12和上述p型漂移半导体层13形成于与栅极氧化膜相接触的位置，另外，栅极氧化膜在漂移层上覆盖至少一半以上或覆盖全部，或者除覆盖漂移层上全体以外还覆盖漏极层上的一部分。另外，n型漂移半导体层12和上述p型漂移半导体层13被设计为可改善关断时的耗尽层的延伸。另外，同时，处于栅极电压为0V时的热平衡状态下的栅极和漏极间的电容被设计的较小。
例如，通过使埋入氧化膜3的厚度为3μm，形成于该氧化膜上的有源层的厚度不大于1μm(例如为0.1μm)，有可能保持低输出电容和小导通阻抗，实现高的器件耐压。在这里，有源层由p型基极层4、n型漏极层7、在它们之间形成的n型漂移半导体层12和p型漂移半导体层13构成。另外，通过将漏极侧的栅极氧化膜设计成2～10倍的厚度，有可能实现更高耐压的器件。
本实施例的横型MOSFET的特征在于，如上所述，作为漂移层，条状的n型漂移半导体层12和p型漂移半导体层13交替并列设置，所以，栅极附近易于耗尽，并且使在栅极部分的耗尽层的延伸最适化成为可能。因此，使器件的高耐压化、栅和漏层间的电容低电容化成为可能。
图8至图14是图4至图7所示的本发明的横型MOSFET的变化例的斜视图和侧剖视图。在这些图中，与图4至图7所示的本发明的横型MOSFET的构造相同的部分附带相同符号，从而省略说明，以下对不同的部分进行说明。在图8所示的横型MOSFET中，在埋入氧化膜3上，没有经由p型基极层而直接形成n型源极层5和高浓度的p型接触层6。另外，n型漂移半导体层12和p型漂移半导体层13分别形成为梳型。
在如图9所示的横型MOSFET中，n型源极层5和高浓度的p型接触层6、n型漂移半导体层12和p型漂移半导体层13的构造与图5所示的横型MOSFET相同。但是，在栅电极15、15′设置于n型漂移半导体层12和p型漂移半导体层13的上下这点不同。
图10是示出如图9所示的横型MOSFET的变化例的斜视图。与如图9所示的横型MOSFET的不同点是栅电极15、15′设置于p型基极层4的上下，它们对n型漏极层7提供偏移，由此，在p型基极层4和n型漏极层7之间形成高阻抗的漂移半导体层。高阻抗的漂移半导体层也可以是p型、n型或超级结型。
在如图11所示的横型MOSFET中，n型漂移半导体层12′和p型漂移半导体层13′不是条状而是梯形。由此，p型漂移半导体层的杂质浓度被设定为实质上在源极侧比漏极侧高。另外，n型漂移半导体层的杂质浓度被设定为实质上在漏极侧比源极侧高。
在如图12所示的横型MOSFET中，形成P/P-/N结，来代替如图4所示的由n型漂移半导体层12和p型漂移半导体层13构成的超级结的构造。
图13是示出横型MOSFET的芯片构造的剖视图。在图中，埋入氧化膜3的厚度约为3μm，在其上形成的由n型漂移半导体层12和p型漂移半导体层13构成的超级结层或高阻抗p型半导体层4的厚度为0.1μm。在该超级结层上，使膜厚大致为0.1μm的氧化膜14介于中间形成栅电极15。通过形成与SiSOI层的厚度大致相同或比之更厚的栅极氧化膜，可同时实现高耐压和低输出电容。
图14是概念性示出以上说明过的本发明横型MOSFET构造的图。
(实施例2)图15至图18是本发明的实施例2，是示出横型MOSFET的构造的图。图15是其立体斜视图，图16是其俯视图，图17、图18分别是沿图16的A-A′、B-B′线的剖开器件的剖视图。
在本实施例中，由p型基极层4、n型漏极层7、在它们之间形成的n型漂移半导体层12和p型漂移半导体层13形成的有源层，在SOI绝缘衬底1上形成为柱状。另外，是该柱状有源层的两侧被栅电极15夹着的构造。另外，在被该栅电极15夹着的有源层中，超级结构造的n型漂移半导体层12和p型漂移半导体层13交替叠层形成。在这些图中，与图4至图6相同的部分附带相同符号，并省略详细的说明。
另外，图19是示出上述实施例2的变化例的剖视图。该剖视图与图17相对应。图17所示的纵型MOSFET的栅极氧化膜14虽然在源电极8和漏电极10之间具有一定的膜厚，但图18所示的纵型MOSFET的栅极氧化膜14与图5的情况一样，在漏电极10的附近变厚这点是不同的。在图中，与图17相同的部分附带相同图号，并省略详细的说明。
(实施例3)图20至图23是示出与本发明的实施例3相关的纵型槽栅MOSFET的构造的立体斜视图。
图21是纵向剖开如图20所示的纵型MOSFET并示出其一半的斜视图。从这些图中可以明白，在该实施例中，相对于图15所示的纵型MOSFET，栅电极是槽构造，另外，n型漂移半导体层12和p型漂移半导体层13在纵向被延长且被水平排列这点是不同的。
另外，图22是示出图21的变化例。如图所示，虽然n型漂移半导体层12和p型漂移半导体层13在纵向被延长，但它们从2个栅电极15、15′中的一个朝另一个交替地叠层这点是不同的。
再有，如图23所示的纵型MOSFET是示出同图20所示的纵型槽栅MOSFET的变化例的图，栅极氧化膜14的一部分与图15一样，具有大的膜厚。
在这些图中，与图15至图18相同的部分附带相同符号示出，并省略详细的说明。
图24至图28是图22至图23所示的纵型槽栅MOSFET的变化例。
在图24所示的纵型槽栅MOSFET中，相对于图21所示的FET，n型漂移半导体层12和p型漂移半导体层13比2个栅电极15、15′的宽度大，从电极间的区域向下方延长。通过这种构造，可以减少电极间的电容。
在如图25所示的纵型槽栅MOSFET中，如将其纵向剖开的一半的斜视图25所示，n型漂移半导体层12和p型漂移半导体层13在纵向被延长。但是，它们朝2个栅电极15、15′的长度方向交替地叠层排列，这点与图24的纵型槽栅MOSFET不同。另外，在该构造中，n型漂移半导体层12和p型漂移半导体层13通过使它们的长度方向相对槽栅电极15、15′的长度方向垂直来进行叠层。但是，不是必须在垂直方向，也可以是任意角度，例如60度。由此，如图24所示的FET的情况那样，不需要制造槽栅电极时的位置对准，所以制造简单。
图27与图26相同，是纵向剖开纵型槽栅MOSFET并示出其一半的斜视图。在该构造中，虽然没有采用超级结构造，但p型高阻抗半导体层13超过槽栅15的深度方向的区域，向下方朝深处延长。
图28与图27相同，是纵向剖开纵型槽栅MOSFET并示出其一半的斜视图。在该构造中，在槽栅15的深度方向的上端比n型源区4下降这点，与图25的FET不同。通过这种构造，可以减小源、栅电极间的电容，并且提高源电极的接触性。
(实施例4)图29至图37是用于说明本发明的实施例4的图。
本发明的实施例4相关的横型MOSFET如图29的俯视图所示，在同一衬底上含有相互串联了的2个横型MOSFET21、22。由于这些MOSFET21、22关于中心线B-B′左右对称，因在对应的部分附带对应的图号故没有显示。在半导体衬底2表面大致中央部位，在中心线B-B′的两侧，形成由大致为正方形的铝焊盘(pad)构成的漏电极10、10′。在半导体衬底2表面上部，在中心线B-B′的两侧，形成同样由大致为正方形的铝焊盘构成的源电极8、8′。在源电极8、8′之间，形成由同样大致为正方形或圆形的铝焊盘构成的栅电极23。
图30是构成图29所示横型MOSFET的半导体衬底2的表面区域的构成的俯视图。在半导体衬底2的表面区域，在含有图29所示的漏电极10、10′的基本为长方形的区域内，形成漏区7、7′。在漏区7、7′的周围形成源区5。源区5没有在图29所示的半导体衬底2上的栅电极15部分上形成。在形成着栅电极15的半导体衬底2的表面部分，形成着相互分离的多晶硅栅电极焊盘部15-1、15-1′。该多晶硅栅电极焊盘部15-1、15-1′间的分离，例如通过存在P++高浓度杂质层或绝缘层来进行。多晶硅栅电极焊盘部15-1、15-1′相互分离的理由如图29的俯视图所示，是为了防止在相互串联的2个横型MOSFET21、22处于栅电极23未被施加偏压的状态下导通。其理由将在下面进一步进行说明。
如图31所示，在半导体衬底2表面区域形成的源区5和漏区7、7′的边界区域24、24′形成为条状。这些边界区域24、24′在图29所示的漏电极10、10′的上下部分，为使边界区域24、24′的长度变大而形成为S形。再有，在这些边界区域24、24′的表面，如图30所示，配置着宽度比源和漏的边界区域24、24′窄的条状多晶硅电极15。各边界区域24、24′上的栅电极15、15′，在S形的各顶点与共用栅电极15-2、15-2′连接。这些共用栅电极15-2、15-2′分别与相互分离而形成的多晶硅栅电极焊盘部15-1、15-1′连接。
图32是示出在图30所示的各半导体区域表面形成的铝布线图形的俯视图。在图30所示的源区5的表面，沿半导体衬底2的周边部和中心线延长的源电极布线25由铝形成。如图30所示，在源电极布线25的上端形成源电极焊盘8、8′。另外，在如图30所示的漏区7、7′的大致中央，形成漏电极焊盘10、10′。另外，在如图30所示的相互分离的多晶硅栅电极焊盘部15-1、15-1′的表面上，形成与它们共用连接的栅电极焊盘23。
图33是示出横剖图29所示横型MOSFET的边界区域24的直线A-A′部分的构造，(a)是直线A-A′的剖视图，(b)是其附近的俯视图。如图(a)所示，该横型MOSFET在硅半导体衬底2上形成由氧化硅构成的氧化膜3。在氧化膜3上，在左右两侧形成源区5和漏区7。另外，在氧化膜3上的源区5和漏区7之间，形成p型基极层4、超级结漂移层(以下称为SJ型漂移层)16。
在这些源区5、p型基极层4、SJ型漂移层16和漏区7上，形成栅极氧化膜14。栅极氧化膜14与源区5和漏区7的一部分重叠而形成。在覆盖源区5和漏区7的栅极氧化膜14的部分，形成漏电极焊盘10和源电极布线25。
在该栅极氧化膜14的表面部分，形成多晶硅栅电极15。多晶硅栅电极15如下配置具有比栅极氧化膜14的宽度窄的宽度，与漏区7之间形成偏移，从而向源区5侧偏移(offset)。其中，偏移的宽度与SJ型漂移层16的宽度基本一致。
图33(b)是剥离图33(a)的栅极氧化膜14和多晶硅栅电极15的一部分并示出的俯视图。如该图所示，源区5的两侧配置着P+接触层6(第1导电型低阻抗层)。也就是说，源区5和P+接触层6沿边界区域24的长度方向交替排列。P+接触层6具有作为场效应晶体管的背栅(back-gate)的功能。另外，SJ型漂移层16如图(b)的俯视图所示，由n型漂移层12和p型漂移层13构成。也就是说，n型漂移层12和p型漂移层13沿边界区域24的长度方向交替排列。
如上构造的横型MOSFET中的各部分的尺寸例如下。由氧化膜3上形成的源区5、p型基极层4、SJ型漂移层16和漏区7构成的SOI层的厚度Tsi为0.1μm，栅极氧化膜14的厚度Tgate为0.14～0.21μm，硅半导体衬底2上形成的氧化膜3的厚度Tbox为3.0μm，栅极多晶硅图形的宽度为1.1～1.3μm，另外偏移的长度为0.6μm～2.5μm。该横型MOSFET在构造上的特征，第1是SOI的厚度Tsi为超薄膜，第2是栅极氧化膜14的厚度Tgate相对SOI层的厚度Tsi至少不少于1/2，形成得较厚，第3是氧化膜3的厚度Tbox足够厚。根据第1个特征，即使漏区7的偏压为0V，也因热平衡状态下的内建电场，SJ型漂移层16被耗尽。另外，根据第2个特征，该MOSFET被更高的栅极电压驱动。例如，当源漏间电压(Vdss)为20～40V时，栅极电压(Vg)为比源漏间电压(Vdss)高的30～60V来进行驱动。另外，根据第3个特征，漏区或源区的衬底电容可以变小。
在这样构成的横型MOSFET中，与上述其他实施方式的MOSFET一样，通过被耗尽了的SJ型漂移层16的效果，可以减小输出电容(Cout)，可以减小源区5和漏区7之间的导通阻抗(Ron)。另外，在该实施方式的横型MOSFET中，通过多晶硅栅极15和漏区7之间的偏移，可减小栅漏间的电容(Cgd)，而且可使源漏间耐压(Vdss)变大。该实施例的MOSFET被高的栅极电压驱动，所以可以起到缓和偏移构造引起的导通阻抗增大的效果。也就是说，一般在偏移构造的MOSFET中，在其导通状态下，通过栅极电压形成的沟道层因偏移的存在而不与漏电极连接，故导通阻抗(Ron)有变大的倾向。但是，在该实施例的MOSFET中，通过施加高的栅极电压，在SJ型漂移层16也形成反转层(或积累层)，积累电子，所以相当于源区5和漏区7间被沟道层连结的情况，确认可以得到低导通阻抗(Ron)。另外，可以确认这种效果(Cout相同情况下的Vdss和Ron的改善程度)随栅极氧化膜14的厚度Tgate更厚、栅极电压(Vg)更高而变大。有关这一点将在后面进行说明。
图34是图33所示的横型MOSFET的变化例的俯视图，图34(a)是图28的直线A-A′的剖视图，图33(b)是其附近的俯视图。在该横型MOSFET中，使用P-型或N-型漂移层18代替图33示出的SJ型漂移层16。由于其构造与图34示出的横型MOSFET的构造相同，所以相同部分附带相同图号，并省略其详细的说明。
如上所述构造的横型MOSFET中各部的尺寸例如表1所示。
表1
也就是说，由氧化膜3上形成的源区5、p型基极层4、高阻抗漂移层16和漏区7构成的SOI层的厚度Tsi为0.1μm，栅极氧化膜14的厚度Tgate为0.14～0.21μm，硅半导体衬底2上形成的氧化膜3的厚度Tbox为3.0μm，栅电极的宽度为1.1～1.3μm，另外偏移的长度为0.6μm～2.5μm。该横型MOSFET在构造上的特征，第1是SOI层的厚度Tsi是超薄膜，第2是栅极氧化膜14的厚度Tgate相对SOI层的厚度Tsi至少不少于1/2，形成得较厚，第3是氧化膜3的厚度Tbox足够厚。根据第1个特征，即使漏区7的偏压为0V，也因热平衡状态下的内建电场，高阻抗漂移层16被耗尽。另外，根据第2个特征，该MOSFET使用高的栅极电压进行驱动。例如，当源漏间电压(Vdss)为20～40V时，栅极电压(Vg)为比源漏间电压(Vdss)高的30～60V来进行驱动。另外，根据第3个特征，漏或源区的衬底电容可以变小。
在这样构成的横型MOSFET中，与上述其他实施方式的MOSFET一样，通过被耗尽的高阻抗漂移层16的效果，可以减小输出电容(Cout)，可以减小源区5和漏区7之间的导通阻抗(Ron)。另外，在该实施方式的横型MOSFET中，通过多晶硅栅极15和漏区7之间的偏移，可减小栅漏间的电容(Cgd)，而且可使源漏间耐压(Vdss)变大。该实施例的MOSFET被高的栅极电压驱动，所以可以具有缓和由偏移构造引起的导通阻抗增大的效果。也就是说，一般在偏移构造的MOSFET中，在其导通状态下，通过栅极电压形成的沟道层因偏移的存在而不与漏电极连接，故导通阻抗(Ron)有变大的倾向。但是，在该实施例的MOSFET中，通过施加高的栅极电压，在高阻抗漂移层16也形成反转层(或积累层)，积累电子，所以相当于源区5和漏区7间被沟道层连结的情况，确认可以得到低导通阻抗(Ron)。另外，可以确认这种效果(Cout相同情况下的Vdss和Ron的改善程度)随栅极氧化膜14的厚度Tgate更厚、栅极电压(Vg)更高而变大。
接着，对多晶硅栅电极焊盘部15-1、15-1′至少在一个位置且相互分离形成的理由进行说明。这个理由如上所述，是为了防止相互串联的2个横型MOSFET21、22(图28)在栅极没有施加偏压的状态下导通。也就是说，在制造如上所述的SOI层的厚度Tsi为超薄膜的横型MOSFET时，通常在多晶硅布线形成后，通过杂质的注入导入SOI器件的扩散层。因此，与多晶硅布线相对置部分的SOI层保持衬底浓度而残留下来。保持该衬底浓度残留下来了的SOI部分，在超薄膜器件时，不易通过横向扩散而埋入。在共用源极和栅极向漏极和漏极施加电压来使用图29所示的2个MOSFET时，从其中一个MOSFET的漏极和与栅多晶硅布线对置的SOI层内产生的Si衬底沟道连通，与另一个MOSFET的漏极电连接的电路却为开路。该电路的阻抗与所使用的衬底的阻抗有关，但在器件截止状态，即使流过这里的电流很小，也会造成可靠性方面的问题。因此，需要与栅多晶布线对置的SOI层内生成的上述电路是闭合的构造。
为了在与栅多晶布线对置的SOI层内设置P+层和绝缘槽，需要在这部分暂时切断栅多晶硅布线。另外，有这样一种方法，在形成栅多晶布线的部位，在形成栅多晶硅绝缘布线之前，形成用于分离器件的高浓度P+层和绝缘槽。前者具有比已有的工艺更简单的优点。后者的方法虽然会增加工艺的工序，但也是可能的。
图35是图29所示横型MOSFET的应用器件光电继电器电路的构成的电路图。该光电继电器电路由LED发光器件31、受到来自该LED发光器件31的光而产生电压的光电二极管阵列32、对由该光电二极管阵列32的输出电压驱动的MOSFET电路33和MOSFET电路33的栅电极/源电极之间进行连接的MOS栅极放电电路34。
LED发光器件31通过施加在该输入端子31-1、31-2间的几伏特的开关输入电压而发光。光电二极管阵列32是几十个产生0.5～0.6V电动势的光电二极管串联，在其两端产生30V～60V的直流电压。输入端子31-1、31-2与2个MOSFET35-1、35-2连接。MOSFET电路33是图29示出的横型MOSFET。在MOSFET电路33的栅电极/源电极间连接的MOS栅极放电电路34，在MOSFET电路33从导通切换至关断状态时，是用于对在栅极/源极间进行充电的电荷迅速放电的电路。另外，MOSFET电路33的输出端子33-1、33-2是光电继电器电路的开关端子。
接着，说明该光电继电器的动作。当在LED发光器件31的输入端子31-1、31-2间施加开关输入电压时，LED发光器件31发光。该光被光电二极管阵列32接受，在光电二极管阵列32的两个端子之间产生高的直流电压。该直流电压施加在包含于MOSFET电路33的2个MOSFET35-1、35-2的栅电极/源电极之间。这样一来，串联的2个MOSFET35-1、35-2从关断状态切换至导通状态。由此，MOSFET电路33的输出端子33-1、33-2之间变为导通的状态。
当在LED发光器件31的输入端子31-1、33-2间施加的开关输入电压为0时，LED发光器件31停止发光。这样一来，光电二极管阵列32的两个端子间产生了的直流电压消失。为此，2个MOSFET35-1、35-2从导通状态切换至关断状态。这时，2个MOSFET35-1、35-2的栅电极/源电极之间被充电电化，通过MOS栅极放电电路34放电。在这种状态下，MOSFET电路33的输出端子33-1、33-2之间变为非导通状态。
这种在光电继电器电路中使用的开关用横型MOSFET可同时实现低输出电容(Cout)和低导通阻抗(Ron)。也就是说，表现光电继电器电路的高频传送特性的性能指数(FOM)用输出电容(Cout)和导通阻抗(Ron)的积来表示，当在上述光电二极管电路中，源电极/漏电极间电压(Vds)为26.5V时可达到1.87PFΩ的FOM，另外，当Vds为43V时可达到10PFΩ的FOM。以前应用的光电继电器电路的FOM当Vds为40V时，也不过为10PFΩ。
表2所示是使用上述光电继电器电路的开关用横型MOSFET的动作特性。
表2
在该表中，样品A和B是20V系的器件，样品C是40V系的器件。并且，样品Conventional是已有的制品。并且，在表2中，Voff、Ioff和Coff分别是横型MOSFET的关断状态的漏源之间的电压、电流和电容。并且，Ion、Ron分别是横型MOSFET的导通状态的漏源之间的电流和阻抗。另外，Vds和Vg分别是施加在横型MOSFET的漏源之间的电压和栅极电压。
并且，在该光电继电器电路中，虽然使用高电压作为用于驱动包含于MOSFET电路33中的2个MOSFET35-1、35-2的栅极电压，但该栅极电压由光电二极管阵列32产生，不需要从光电继电器电路的外部供给。也就是说，光电二极管阵列32和MOS栅极放电电路34可以作为1个芯片的IC收容在1个封装之内，所以从外部向光电继电器电路的输入电压也可以为几伏特的开关输入电压，故可以作为通常的低电压的IC电路使用。
图36是用于说明图29所示的横型MOSFET(20V系)的栅极驱动电压和器件特性的关系的曲线图。图36是以与栅极氧化膜厚度成比例的导通状态的栅极驱动电压(例如，栅极氧化膜为0.1μm，用栅电极30V进行驱动)为横轴、以器件耐压(Vds)除以Ron的值(Vdss/Ron)为纵轴描绘的图。图中的各描绘点No.90、No.91和No.92是栅极氧化膜的厚度不同、其他器件参数相同的3个MOSFET样品的比较。从图中可以看出，如果Cout相同，则Vdss/Ron的值大的较好，所以通过加厚栅极氧化膜、提高驱动栅极的电压，能改善器件的特性。并且，在表3中表示图35所示的各样品的数据。像从图中看出的那样，通过将栅极驱动电压(V)设计为大于等于器件耐压(Vdss)，可以实现器件特性的改善。该改善的程度可以大致高达器件耐压的1.5倍、2倍、4倍。
表3
如上所述，该横型MOSFET的特征之一是SJ型漂移层16由于内建电场而被耗尽。其条件如下式所述。
W＜{2εS·Bbi·(Np+Nn)/qNpNn}0.5W＝Lp+Ln其中，W超级结型图形的间距Lnn型漂移层12的宽度(图32(b))
Lpp型漂移层13的宽度(图32(b))εSSi半导体的电感率Vbi超级结和PN结间的电场q电荷常数在如上说明的实施例4中，2个横型MOSFET21、22在栅电极23的一部分，对与其连接的多晶硅栅电极15-1、15-1′之间进行了隔离。但是，2个横型MOSFET21、22间的隔离不仅在栅电极23的一部分，例如通过使用P++高浓度杂质层或绝缘层包围2个横型MOSFET21、22的周围来进行隔离。
在如上说明过的实施例中，使用p型半导体层作为SOI层，但该半导体层也可以是n型或本征半导体层。并且，虽然使用SOI衬底作为衬底，但当然也可以使用p型半导体衬底。在使用SOI衬底时，可能减小漏极和源极(衬底)的电容，所以与不使用SOI构造的情况比较，能使电容更小。
再有，也可以使用p型和n型导电型代替，在IGBT和平面栅型、槽栅型器件等具有MOS栅的其他类别的半导体器件中，在减小电极间的器件内部的电容或有效缓和电场集中部分的电场等场合本发明也是有效的。
另外，有关本发明包含的栅极氧化膜的厚度、栅极驱动电压和器件耐压间的最适化设计、还有SOI构造、超薄膜SOI构造等，全部考虑并使它们最适化当然是理想的，但也可以不满足全部的构造，而是通过采用部分构造来改善器件的特性。
发明的效果如上所述，根据本发明可以提供一种MOSFET，其具有不用牺牲器件的耐压就可实现低导通电压且低输出电容的构造。
另外，使用本发明的MOSFET作为光电继电器，可得到能稳定导通、关断高频信号的光电继电器。
权利要求
1.一种场效应晶体管，其中，具有第1导电型的基极层，设置在绝缘衬底的表面上；第2导电型的源极层，选择性地形成在上述基极层的表面上；第2导电型的漏极层，形成在与上述第1导电型的基极层分离的上述绝缘衬底上；漂移层，形成在上述基极层和上述漏极层之间的区域；以及栅电极，间隔着栅极绝缘膜而形成在至少上述基极层的上述表面上；其中，上述漂移层具有大于上述基极层的阻抗，形成在上述基极层和上述漏极层之间；而且，上述栅电极被施加大于等于上述源极层和上述漏极层之间的耐压的栅极电压。
2.如权利要求1所述的场效应晶体管，其中，上述漂移层包括第1导电型的漂移层，在上述基极层和上述漏极层之间的区域中，从上述基极层向上述漏极层延伸；以及第2导电型的漂移层，与上述第1导电型的漂移层一起形成。
3.如权利要求2所述的场效应晶体管，其中，上述第1导电型的漂移层和上述第2导电型的漂移层交替地排列。
4.如权利要求3所述的场效应晶体管，其中，上述第1导电型的漂移层和上述第2导电型的漂移层的重复间距在0.01μm～5μm的范围内。
5.如权利要求2所述的场效应晶体管，其中，上述第1导电型的漂移层和上述第2导电型的漂移层分别形成为条状。
6.如权利要求2所述的场效应晶体管，其中，上述第2导电型的漂移层的掺杂量在1.0×1011～6.0×1013cm-2的范围内。
7.如权利要求2所述的场效应晶体管，其中，上述第1导电型的漂移层的杂质浓度被设定为源极侧实质上比漏极侧高，而且，上述第2导电型的漂移层的杂质浓度被设定为上述漏极侧实质上比上述源极侧高。
8.如权利要求1所述的场效应晶体管，其中，上述漂移层是包括第1导电型的漂移层和第2导电型的漂移层的超级结型漂移层，所述第1导电型的漂移层形成在上述基极层和上述漏极层之间，所述第2导电型的漂移层在与从上述源极层到上述漏极层的方向垂直的方向上与上述漏极层一起形成。
9.如权利要求1所述的场效应晶体管，其中，与上述基极层接触地形成阻抗比上述基极层低的低阻抗层，而且，第1导电型的上述低阻抗层和上述源极层，在与从上述源极层到上述漏极层的方向大致垂直的方向上交替排列。
10.如权利要求9所述的场效应晶体管，其中，在上述栅电极与上述漏电极之间，向上述栅电极提供偏移。
11.如权利要求1所述的场效应晶体管，其中，上述栅电极包括设置在上述漂移层之上和之下的一对栅电极。
12.如权利要求1所述的场效应晶体管，其中，在上述绝缘衬底上，上述基极层、上述漏极层和上述漂移层被形成为柱状，其中，上述漂移层形成在上述基极层和上述漏极层之间，而且，上述栅电极夹着被形成为上述柱状的层的两侧设置。
13.一种场效应晶体管，其中，具有第1导电型的基极层，设置在衬底的表面上；第2导电型的源极层，选择性地形成在上述基极层的表面上；第2导电型的漏极层，形成在与上述第1导电型的基极层分离的上述衬底上；漂移层，形成在上述基极层和上述漏极层之间的区域；以及栅电极，间隔着栅极绝缘膜而形成在至少上述基极层的上述表面上；其中，上述漂移层具有大于上述基极层的阻抗，形成在上述基极层和上述漏极层之间；而且，上述栅电极被施加大于等于上述源极层和上述漏极层之间的耐压的栅极电压；上述栅电极具有纵型槽栅结构，而且，上述漂移层沿纵型槽栅结构在垂直方向上延伸。
14.一种光电继电器，其中，具有发光器件，被施加开关控制输入信号；光致电力器件，接受到从上述发光器件发出的光，并产生直流电压；以及至少一个场效应晶体管，包括漏电极、源电极和栅电极，被施以上述光致电力器件的输出电压；其中，上述场效应晶体管包括上述权利要求1所述的场效应晶体管，而且，施加在上述栅电极上的上述光致电力器件的上述输出电压大于等于上述场效应晶体管的上述源电极和上述漏电极之间的耐压。
15.一种光电继电器，其中，具有发光器件，被施加开关控制输入信号；光致电力器件，接受到从上述发光器件发出的光，并产生直流电压；以及至少一个场效应晶体管，包括漏电极、源电极和栅电极，被施以上述光致电力器件的输出电压，上述场效应晶体管包括上述权利要求18所述的场效应晶体管，而且，施加在上述栅电极上的上述光致电力器件的上述输出电压大于等于上述场效应晶体管的上述源电极和上述漏电极之间的耐压。
16.如权利要求1所述的场效应晶体管，其中，与上述基极层相接触地形成第1导电型的的低阻抗层，而且，上述低阻抗层和上述源极层，在与从上述源极层到上述漏极层的方向大致垂直的方向上交替排列。
17.如权利要求16所述的场效应晶体管，其中，在上述栅极层和上述漏极层之间提供偏移。
18.如权利要求1、17所述的场效应晶体管，其中，上述栅极氧化膜的厚度大于形成在上述绝缘衬底的表面上的SOI层的厚度的约1/2，上述SOI层包括上述基极层、上述源极层、上述漏极层和上述高阻抗漂移层。
19.如权利要求18所述的场效应晶体管，其中，上述绝缘层的厚度大于上述栅极氧化膜的厚度或上述SOI层的厚度。
20.如权利要求1所述的场效应晶体管，其中，上述漂移层是第1导电型。
21.如权利要求1所述的场效应晶体管，其中，上述漂移层是第2导电型。
全文摘要
本发明提供场效应晶体管及其应用器件，可兼顾低导通阻抗和高耐压且输出电容(Cgd等)小。场效应晶体管具有第1导电型的基极层，设置在绝缘衬底的表面上；第2导电型的源极层，选择性地形成在基极层的表面上；第2导电型的漏极层，形成在与第1导电型的基极层分离的绝缘衬底上；漂移层，形成在基极层和漏极层之间的区域；以及栅电极，间隔着栅极绝缘膜而形成在至少基极层的表面上；其中，漂移层具有大于基极层的阻抗，形成在基极层和漏极层之间；而且，栅电极被施加大于等于源极层和漏极层之间的耐压的栅极电压。通过这种结构，在栅极、源极和漏极为0电位时，依靠n型漂移层和p型漂移层间或栅极电极的电势，栅极附近被耗尽。
文档编号H03K17/78GK1901226SQ20061010846
公开日2007年1月24日 申请日期2003年3月27日 优先权日2002年3月27日
发明者北川光彦, 相泽吉昭 申请人:株式会社东芝