加速型n信道及p信道动态寄存器的制作方法

专利名称：加速型n信道及p信道动态寄存器的制作方法
技术领域：
本发明涉及一种动态逻辑电路和寄存器功能，特别是涉及一种含有加速放电和非放电路径的N型多米诺输出寄存器及加速充电和非充电路径的P型多米诺输出寄存器，皆用来暂存复杂逻辑电路的输出，其速度和尺寸都是重要的因素。
背景技术：
集成电路使用相当数量的寄存器，特别是那些拥有同步管线架构的集成电路。寄存器逻辑电路被用来保持装置和电路的输出达一段时间，致使这些输出可被其它装置和电路接收。在一时钟系统中，例如一管线微处理器，寄存器被用来锁存和保持一给定管线级的输出达一时钟周期，致使在次级的输入电路可以接收这些输出，当在给定的管线级同时产生新输出的期间。
在过去，于复杂的逻辑估算电路(如多级输入复用器，多位编码器...等等)之前或之后，使用寄存器来维持来自于估算电路的输入和输出是一种常见的实务作法。一般，这些寄存器有相关的设定和维持时间的需求，两者限制了在前级的估算电路。此外，寄存器具有相关的数据至输出时间(data-to-output time)特性，这会限制次级的估算电路。一寄存器的“速度”通常取决于其数据至输出时间，亦即为设置时间(setup time)和时钟至输出时间(clock-to-output time)的总和。
不论领先或跟随一逻辑估算电路，用传统寄存器电路时会在一管线系统中产生延迟，其累积的效应会导致重大的较慢处理速度。更具体的说，对于这些延迟，一个值得注意的来源是数据至输出时间的需求必须满足于逻辑估算电路，以确保稳定的暂存输出。减少这些延迟是为了提供额外的时间在各级中，也因此增加了管线系统的整体速度。
美国专利申请公开第2005/01279582A1号(DocketCNTR2200-CP1)，标题为“非反相多米诺寄存器”，提到上述的问题，其内容在此一并作为参考。在该揭示内容中，当和传统方法相比且没有影响其输出的稳定性时，一非反相多米诺寄存器被描述为结合了逻辑估算函数和它们相关的寄存器，以实现较快的时钟至输出时间。所揭示的非反相多米诺寄存器的输出信号的转移证实是非常快的，反应于时钟信号的转移，相比之下，传统的反向多米诺寄存器具有较慢转移反应。前面的非反相多米诺寄存器关于估算逻辑的结构也是有弹性的，其能以N信道逻辑，P信道逻辑，或是两者的结合逻辑来提供。
在美国专利申请公开第2006/0038589A1号(Docket CNTR.2299)中，标题为“P型多米诺寄存器”，揭示非反相多米诺寄存器的P信道形式，其内容在此一并作为参考。
当数据输入造成此非反相寄存器对预充节点充放电，即时钟发生时，非反相多米诺寄存器的N信道及P信道形式都提供重大的速度优势。本发明发也注意到在时钟发生时，输入数据对预充节点不是放电或充电时，对于P信道及N信道非反相多米诺寄存器降低时钟至输出时间的需要。
因此，需提出以加速式信道来改良的N型多米诺及P型多米诺寄存器，提供所有先前非反相多米诺寄存器的好处，以及让多米诺级能更有弹性，并且能在高漏电或高噪声环境下使用有最佳效果。

发明内容
本发明一个实施例提供一种非反相动态寄存器，其包含一多米诺级，一复用器及一输出级。多米诺级根据至少一输入数据及一脉冲时钟信号以估算(evaluate)一逻辑函数，其中当脉冲时钟信号为低电平时，则多米诺级预充一预充节点为高电平；当脉冲时钟信号变为高电平，则打开一估算窗口；若它估算时，则预充节点为低电平；若它不能估算时，则维持预充节点为高电平。复用器耦合了多米诺级，其根据脉冲时钟信号及预充节点。若预充节点在估算窗口为低电平，则此复用器将一回授节点拉为低电平；若预充节点在估算窗口为高电平时，则将回授节点拉为高电平。此复用器接收一延迟回授信号，其和回授节点具有相同的状态，但延迟一段时间，当脉冲时钟信号变为低电平，则此延迟回授信号将被选取。输出级耦合了预充节点和回授节点。此输出级提供一输出信号，是根据预充节点和回授节点的状态。
本发明另一个实施例提出一种多米诺寄存器，其包含一估算电路，一复用器电路，一反相器，及一输出电路。当一脉冲时钟信号为低电平时，估算电路预充一第一节点；当此脉冲时钟信号变为高电平，则估算一逻辑函数来控制第一节点的状态。复用器电路耦合了估算电路，其根据脉冲时钟信号和第一节点。若第一节点在估算窗口期间变为低电平，则此复用器电路将一第二节点拉为低电平；若第一节点在估算窗口期间为高电平，则将第二节点拉为高电平。此复用器电路接收第二节点所提供具有延迟形式的回授信号，当脉冲时钟信号变为低电平时，其回授信号的延迟形式则被选取。反相器有一输入耦合至第一节点及一输出耦合至复用器电路的一选择输入。输出电路根据第一节点和第二节点的状态来提供一输出信号。
本发明又一实施例提出一种暂存逻辑函数和产生非反相输出的方法。此方法包含当一脉冲时钟信号为低电平，则预充一第一节点为高电平；当脉冲时钟信号变为高电平，则产生一逻辑功能来控制第一节点的状态；当脉冲时钟信号变为高电平，则以一第一节点的第一延迟状态来首先控制第二节点的状态；当脉冲时钟信号变为低电平，则以一第二节点的第二延迟状态来控制第二节点的状态；并根据第一节点和第二节点的状态以决定一输出节点的状态。
本发明实施例的一提供一种非反相动态寄存器，其包含一多米诺级，一复用器及一输出级。多米诺级根据至少一输入数据及一脉冲时钟信号以估算(evaluate)一逻辑函数，其中当脉冲时钟信号为高电平时，则多米诺级预放一预放节点为高电平；当脉冲时钟信号变为低电平，则打开一估算窗口；若它估算时，则预放节点为高电平；若它不能估算时，则维持预放节点为低电平。复用器耦合了多米诺级，其根据脉冲时钟信号及预放节点。若预放节点在估算窗口为高电平，则此复用器将一回授节点拉为高电平；若预放节点在估算窗口为低电平时，则将回授节点拉为低电平。此复用器接收一延迟回授信号，其和回授节点具有相同的状态，但延迟一段时间，当脉冲时钟信号变为高电平，则此延迟回授信号将被选取。输出级耦合了预放节点和回授节点。此输出级提供一输出信号，是根据预放节点和回授节点的状态。
本发明另一个实施例提出一种多米诺寄存器，其包含一估算电路，一复用器电路，一反相器，及一输出电路。当一脉冲时钟信号为高电平时，估算电路预放一第一节点；当此脉冲时钟信号变为低电平，则估算一逻辑函数来控制第一节点的状态。复用器电路耦合了估算电路，其是根据脉冲时钟信号和第一节点。若第一节点在估算窗口期间变为高电平，则此复用器电路将一第二节点拉为高电平；若第一节点在估算窗口期间为低电平，则将第二节点拉为低电平。此复用器电路接收第二节点所提供具有延迟形式的回授信号的，当脉冲时钟信号变为高电平时，其回授信号的延迟形式则被选取。反相器有一输入耦合至第一节点及一输出耦合至复用器电路的一选择输入。输出电路根据第一节点和第二节点的状态来提供一输出信号。
本发明又一实施例提出一种暂存逻辑函数和产生非反相输出的方法。此方法包含当一脉冲时钟信号为高电平，则预放一第一节点为低电平；当脉冲时钟信号变为低电平，则产生一逻辑功能来控制第一节点的状态；当脉冲时钟信号变为低电平，则以一第一节点的第一延迟状态来首先控制第二节点的状态；当脉冲时钟信号变为高电平，则以一第二节点的第二延迟状态来控制第二节点的状态；并根据第一节点和第二节点的状态以决定一输出节点的状态。


图1显示本申请人先前披露的非反相N型多米诺寄存器的电路图，在此一并作为参考；图2的时序图显示图1、3、4、及5的非反相N型多米诺寄存器的操作；图3显示图1非反相N型多米诺寄存器的另一实施例；图4显示另一个非反相N型多米诺寄存器，其具有一改良的储存级；图5显示图4非反相N型多米诺寄存器的另一实施例，其具有改良的储存级；图6的时序图显示图1、3、4、及5的非反相N型多米诺寄存器的操作，是根据一脉冲时钟实施例，提出最小化的维持时间；图7的时序图显示非反相N型多米诺锁存实施例的操作，其利用了图1、3、4、及5的电路；图8显示本发明另一实施例的非反相N型多米诺寄存器，其具有一加速放电路径；图9显示非反相N型多米诺寄存器的硬式上拉实施例，其具有一加速非放电路径；图10的时序图显示图8-9图的非反相N型多米诺寄存器的操作；图11显示一非反相P型多米诺电路，其具有一改良的储存级；图12的时序图显示图8的非反相P型多米诺电路的操作，其根据一脉冲时钟实施例作为寄存器，用以将维持时间最小化；图13显示本发明另一实施例的非反相P型多米诺寄存器，其具有一加速充电路径；图14显示非反相P型多米诺寄存器的硬式上拉实施例，其具有一加速非充电路径；及图15显示图10-11的非反相P型多米诺寄存器的操作。
附图符号说明100、300、400、500 非反相N型多米诺寄存器P1、P2、P3、P4、P5、P6 P信道装置N2、N3、N4、N5、N6 N信道装置104、301、501、802、1002 估算逻辑电路VDD 输入电压101、105、111、305、801、803、807、809、811、1005、1007、1009、1011、1101、1107节点TOP 预充电信号CLK、CLKB时钟信号103、803、1003N个节点DATA输入数据信号109 维持电路107 第一中间输出节点QII 第一中间输出信号109A、109B、401、812、U2、U3、U4、U5、U6、U9、U10 反相器QI 第二中间输出信号113 输出节点Q 输出信号DATAN N个DATA信号的全集403 NAND门200、600、700、1000、1500 时序图111 第二开始输出节点800 非反相N信道动态寄存器900 N信道动态寄存器PLSCLK 脉冲时钟信号
PLSCLKB反相脉冲时钟信号TP1TOP/TOPB的延迟版信号U7 复用器(MUX)FBK回授信号FB1多任务输出信号I1 U7的第一输入I2 U7的第二输入S1 U7的第一选取输入S2 U7的第二选取输入U33增强型反相器1100 P型多米诺电路813、1013 双输入NOR门805预放电节点TOPB 预放电信号QIIB 第一中间输出信号QIB第二中间输出信号QB 输出讯号DATAB N个输入数据信号1300 非反相P型多米诺动态寄存器1400 P信道寄存器具体实施方式
以下的实施例说明用以使本领域的技术人员得以制造和使用本发明所揭示的内容。本说明书所描述的普遍原理可应用于其它实施例，且对于较佳实施例所作的各种变化乃为熟悉相关技术者所易于推导。因此，本发明不局限于此处所提出的特定实施例，其应以所揭示原理和新颖特征作最大的解释。
发明人察觉到对于逻辑电路，速度、尺寸、和稳定性均为其关键因素，且需要提供能弹性配合其估算逻辑电路(evaluation logic)且适用于高漏电或高噪声环境的寄存器输出，并且针对特定数据输入状态而具有快速的时钟至输出时间(clock-to-output time)。因此研发出一种非反相N型多米诺寄存器(non-inverting N-domino register)，结合以下图1至图15的说明，在不牺牲输出稳定性之前提下即具有快速的数据至输出时间(data-to-output time)，且既能弹性配合其估算逻辑电路的实施，亦能适用于高漏电或高噪声环境。当应用于高度依赖寄存器和多米诺逻辑电路以逐级转移数据的管线式架构(pipeline architecture)时，本发明实施例所披露的非反相P型多米诺寄存器可以使得整体装置的运作速度显著提升。藉此，整体装置可使用较快且较小的组件来组成，而适用于高漏电或高噪声环境，无须牺牲其速度。
图1显示一非反相N型多米诺寄存器100的电路图，其揭示于美国专利申请公开第2005/0127952A1号中。此非反相多米诺寄存器100包含一逻辑估算输入级，或是多米诺级，其包含堆栈的P信道和N信道装置P1和N2及估算逻辑电路104。P1和N2装置是一估算装置的互补对，其耦合至堆栈中的估算逻算104的两边。估算逻辑电路104可单纯为仅含单一N信道装置，或者为较复杂的逻辑函数电路。P1的源极耦合至一电压输入VDD，其漏极则耦合至节点105以提供一预充电信号TOP。估算逻辑电路104耦合于节点105和N2的漏极之间，其源极耦合至地。一时钟信号CLK通过节点101提供给P1和N2的栅极。一组N节点103提供N个输入数据信号DATA至估算逻辑电路104，其中N是任一正整数。
此非反相N型多米诺寄存器100的多米诺级后接一储存级，其包含装置P2、N3及N4和一弱维持电路(weak keeper circuit)109。装置P2、N3及N4可以视为一“写入级”，且维持电路109可视为储存级当中的维持级。节点101耦合于N3的栅极，节点105耦合于P2及N4的栅极。P2的源极耦合于VDD，且其漏极耦合于一第一中间输出节点107，用以提供一第一中间输出信号QII。节点107耦合于N3的漏极、一反相器109A的输入、及另一反相器109B的输出。反相器109A的输出耦合至一第二中间输出节点111，用以提供一第二中间输出信号QI，其耦合于反相器109B的输入。反相器109A和109B是交错耦合于节点107和节点111之间，以及共同形成弱维持电路109。N3的源极耦合于N4的漏极，其源极则耦合至地。
此非反相多米诺寄存器100的储存级后接一额外输出级，其包含P通道装P3和P4及N信道装置N5和N6。节点105耦合于P4和P6的栅极，且节点111耦合于P3及P5的栅极。P3和P4的源极耦合于VDD，而它们的漏极一起耦合在一输出节点113，用以提供一输出信号Q。输出节点113耦合于N5的漏极，其源极耦合于N6的漏极，其源极耦合至地。P信道道装置于操作时普遍作为上拉(pull-up)装置，而N信道道装置则作为下拉(pull-down)装置。
图2显示一时序图，说明非反相N型多米诺寄存器100的操作，其中CLK，DATAN，TOP，QII，QI及Q信号皆被画出和时间的关系。为求简洁，估测相关的转移时间及忽略延迟时间。DATAN信号被显示成单一信号，代表了N个DATA信号的全集。DATAN信号被显示为高电平，在数据信号的全集状态造成估算逻辑电路104“估算”的情况下，因此使预充信号TOP为低电平，以及DATAN信号被显示为低电平，在估算逻辑电路104不能估算的情况下，使预充电信号TOP为高电平。所以，当估算逻辑电路104估算时，其造成信号TOP从预充电的高电平状态转移到低电平状态。当估算逻辑电路“不能估算”时，TOP保持在其预充电的高电平状态。换句话说，当估算逻辑电路造成TOP放电时，信号TOP的电平从其预充电的高电平状态转移到逻辑低电平。当TOP因估算逻辑电路104不能估算而保持在预充电的高逻辑电平时，这被指为是一“非放电”事件。
所以，在时间T0，当CLK信号初始为低电平，N2关闭及P1开启，致使多米诺级预充TOP信号为高电平。TOP信号被预充为高电平是为了对DATAN信号的估算做准备，藉由估算逻辑电路104在CLK的上升缘，此时DATAN信号初始为高电平。预充TOP信号开启N4及N6。QII信号保持在其前一状态(初始为在一低逻辑状态)以及藉由维持电路109保持此状态。QI信号初始为高电平开启N5，致使Q输出信号初始通过N5及N6装置被拉为低电平。
在时间T1，CLK信号变为高电平，造成TOP信号放电至一逻辑低电平，当DATAN信号为高电平。特别是N2开启以及估算逻辑电路104拉TOP为低电平通过N2至地。QII信号通过P2被拉至高电平以及输出信号Q通过P4被拉至高电平。QII和Q两者都约在时间T1被拉至高电平，QI信号则藉由反相器109A被拉至低电平。QI信号的反向状态在维持电路109的输出驱动装置P3及N5。当QI为高电平，P3截止而N5导通；以及当QI为低电平，P3导通而N5截止。在下一个时间T2当CLK信号变为低电平时，TOP信号再一次预充为高电平。P2及N3关闭，致使节点107不能驱动至另一状态。QII及QI信号各自的状态保持不变，然而，通过维持电路109的操作，致使在CLK剩余的半周期中，Q及QII信号保持为高电平，而QI信号保持为低电平。
DATAN信号在时间T3被显示变为低电平，当CLK信号仍为低电平，以及CLK信号在时间T4接着变为高电平，当DATAN信号为低电平。估算逻辑电路104不能估算，致使TOP保持高电平(亦即一“非放电”)，当DATAN为低电平而CLK为高电平。CLK及TOP信号分别开启装置N3及N4，致使QII信号约在时间T4变为低电平，以及QI信号因此藉由反相器109A被拉至高电平。TOP信号为高电平持续使N6导通。QI信号使N5开启及P3截止，致使Q信号通过N5及N6被拉至低电平。CLK信号在时间T5接着变为低电平，其再次使TOP拉至高电平。QII及QI信号各自的状态保持不变，通过维持电路109的操作。信号Q保持为低电平在CLK剩余的周期，当QI持续使N5开启及TOP持续使N6开启。
输出信号Q从低电平转移到高电平，与一CLK的上升缘相比相对较快，当估算逻辑电路104将TOP信号放电至一低电平。经过装置N2及P4(亦即放电路径)有一延迟造成输出的转移。输出信号Q从高电平转移到低电平，在经过装置N3、N5之后产生的延迟以及反相器109A(亦即非放电路径)根据CLK的上升缘，当估算逻辑电路104不能估算时，使TOP信号为高电平。由于其不需此尺寸或表现缓冲器的功能，藉由提供相对较小的装置(包含最小电容)，此延迟经过反相器109A变为最小化。在另一个实施例中，延迟可能被最小化，藉由利用比例逻辑(亦即大的P装置及小的N装置)于反相器109A中。要体会那些在此技术的普遍技巧，非反相N型多米诺寄存器100的输出信号Q的转移是非常快的，根据CLK信号的转移。若一非反相输出是需要的，此非反相N型多米诺寄存器100提供卓越的数据至输出速度，若与传统的设计相比，不论在获益或优点上皆然。此非反相N型多米诺寄存器100可被转换成一反向N型多米诺寄存器，仅需藉由加入一输出反相器/缓冲器(没有显示出来)。
如图1的电路100的操作已被描述，本领域的技术人员将可以体会估算逻辑电路104的功能，使信号TOP快速从高电平转移到低电平，本发明的一实施例是利用比例P及N装置来架构出估算逻辑电路104。在这实施例中，较强的N装置及较弱的P装置被采用，产生较快的操作速度。
先前揭示的美国专利申请公开第20040034681A1号(DocketCNTR2200)，其内容在此一并作为参考，其使用AND逻辑及OR逻辑(在此没有显示)来做为估算逻辑电路104。除了适当的AND及OR逻辑电路的结合，以及任何其它复杂的逻辑估算电路，也包含如多输入复用器，多位编码器...等等。任何从简单到复杂的估算逻辑，可被估算逻辑电路104取代，而没有对其速度的不利影响或非反相N型多米诺寄存器100的相关功率限制。AND及OR逻辑电路只是示范及用来说明估算电路104可为任何复杂的逻辑估算电路，此可被本领域的技术人员所体会。非反相N型多米诺寄存器100的可能限制是它不特别具弹性，因为估算电路104普遍必须被制作成N信道逻辑。N信道逻辑在一些架构中不能提供输入噪声边际的最佳电平。
图3显示一非反相N型多米诺寄存器300的电路图，是根据图1寄存器的另一实施例所实行，而且揭示在美国专利申请公开第2005/012952A1号。此非反相N型多米诺寄存器300大致类似于图1的非反相N型多米诺寄存器100，除了逻辑估算输入级或多米诺级，构成堆栈的P信道及N信道装置P1及N2和估算逻辑电路104的顺序作了改变，以及估算逻辑电路104被估算逻辑电路301所取代。P1及N2装置是估算装置的一互补对，互相耦合于节点105，提供TOP信号。在此例中，N2的漏极耦合节点105及其源极耦合估算逻辑电路301的顶端或较上端。估算逻辑电路301的较低端或底端耦合至地。在此类型中，估算逻辑电路301位于P1/N2堆栈之下，不耦合于P1及N2之间。操作大致类似于图1的非反相N型多米诺寄存器100及图2的时序图，保持等效于图3的非反相多米诺寄存器300。
估算逻辑电路301的架构大致相同于估算逻辑电路104。如本领域技术人员所知，估算逻辑电路301可以使用互补的金属氧化物半导体(CMOS)逻辑而非N信道逻辑。相同地，图2的时序图保持有效。CMOS逻辑比N信道逻辑提供较好的输入电平噪声边际，当使用CMOS逻辑于多米诺级中，致使非反相N型多米诺寄存器300比非反相N型多米诺寄存器100提供较好的输入电平噪声边际。
当以高漏电或高噪声过程，如90奈米SOI等等制作时，非反相N型多米诺寄存器100及300会具有漏电影响。当电路尺寸降至90奈米时会产生漏电的议题。因为通道长度较短，尺寸降低过程会产生较高的漏电。因此，为了于寄存器100或300写出储存级的节点107的一新状态，一较弱装置必须克服回授反相器(例如在反相器109B，一较弱的P信道装置改变至一低电平状态及一较弱的N信道装置改变至一高电平状态)。克服装置的成本是速度和电流。此外，在过程中不论是高漏电或高噪声，此较弱的N及P装置在回授反相器109B中必须更大，是为了当漏电或噪声出现时保持输出节点的状态。
值得注意的是，当CLK为低电平，储存节点107(信号QII)是与输入级隔离。没有电路驱动QII信号，除了保持回授反相器109B，其包含内部的弱N及P装置(没有显示)。然而，因为增加的漏电与规模过程有关联，所以大量的漏电电流流过P2及N3装置。因此，N及P装置在反相器109B必须够大来克服漏电。比方说，若QII信号为高电平，漏电发生，经N3及N4装置至地，致使包含在反相器109B中的P装置必须够大，来提供足够的电流去克服漏电以保持QII信号为高电平。过程中会有高漏电或高电流以及这些装置是截止的，愈来愈宽的装置被要求来维持状态。而且使用较宽的装置大致使表现变差，因为当一新状态被写入，较宽的装置必须克服保持状态的问题。为补偿速度的减低，储存级装置P2、N3及N4被做得较大来驱动新状态以克服在保持回授反相器109B的大装置限制。较大的装置占用可观的空间在一集成电路(IC)中。
图4显示另一非反相N型多米诺寄存器400的电路图，展示并改善储存级并利用一改良的维持电路。非反相N型多米诺寄存器400包含一输入多米诺级，后接一储存级和一输出级。多米诺级和此寄存器400的储存级的初始部份是类似于寄存器100的。寄存器400的维持电路被修改以改善表现，藉由消除克服装置的需要及减少速度及电流的成本。多米诺级包含堆栈P信道及N信道装置P1及N2及估算电路104。如同前述，P1及N2装置是估算电路的互补对，耦合估算电路104的另一边，在电压源VDD和地之间。P1的源极耦合VDD及其漏极耦合节点105，用以提供TOP信号。估算电路104耦合于节点105及N2的漏极之间，以及N2的源极耦合至地。输入时钟信号通过节点101提供给P1、N2及N3的栅极。一组N节点103提供N个输入数据信号DATA给估算电路104。如同前述，节点105提供的TOP信号耦合装置P2及N4的栅极。储存级的初始部份大致与写入级相同，包含堆栈装置P2、N3及N4。P2的源极耦合VDD及其漏极耦合节点107，发展第一中间输出信号QII。N3的漏极耦合节点107及其源极耦合N4的漏极，其源极耦合至地。
此非反相N型多米诺寄存器400的储存级有写入级，包含装置P3、P4及N5以及一保持级包含装置P3、P4、N3和一反相器401。在此说明的实施例中，储存级后接一输出级，由双输入与非(NAND)门403构成。在此例中，P3的源极耦合VDD及其漏极耦合P4的源极，其漏极耦合在节点107的N5的漏极。N5的源极耦合N4的漏极，进一步耦合N3的源极。节点101提供CLK信号，其耦合P4的栅极。节点107发展出QII信号，耦合反相器401的输入，其输出耦合节点111，发展第二中间输出信号QI。节点111耦合P3及N5的栅极，并耦合与非(NAND)门403的一输入。节点105提供TOP信号，耦合NAND门403的另一输入，同时NAND门403的输出提供输出Q信号。
图2的时序图对于非反相多米诺寄存器400是可应用的，在只有较小时序差异的情况下，在此，时序差异和小延迟都被忽略(例如反相器401及NAND门403的延迟都被忽略，为达到说明时序图200功能的目的)。再一次地，假设QII信号初始为低电平且被拉至高电平。参考图2，在时间T0，CLK、Q及QII信号初始为低电平而QI信号是高电平。当CLK为低电平，P1开启及TOP预充为高电平，开启N4。由于QI和TOP皆为高电平，Q信号NAND门403的输出初始为低电平。当CLK是低电平及QI是高电平，N5导通，P3截止，及P4导通。在此例中，N5及N4皆提供一低电平状态保持路径于节点107至地，其保持QII信号为低电平。当第二开始输出节点111及预充节点105皆为高电平，此低保持路径开启，否则就关闭。
当CLK信号变为高电平于时间T1，藉由估算逻辑电路104，N2导通初始了DATA操作数的估算。如前所述，DATAN信号代表输入DATA操作数，显示初始为高电平，造成估算逻辑电路104耦合节点105至N2的漏极。此造成TOP信号透N2放电至一低电平。于时间T1(在经过NAND门403的小延迟之后)，TOP变低造成NAND门403使Q变高。TOP放电至一低电平关闭了N4，因此关闭此低保持路径从N5至N4，下探至地。并且TOP变为低电平开启P2，致使QII信号被拉至高电平约在时间T1，当QII信号变为高电平在时间T1，反相器301拉QI信号为低电平，其使P3导通及N5截止。当QI信号为低电平，Q信号保持在低电平。
在此例中，当TOP信号变为低电平，较低保持路径因为N4关闭，所以通过N5是关闭的。以及由于N4关闭，P2不必克服N5，拉QII信号为高电平。当QII信号为低电平，且被拉至高电平，相对于估算(拉TOP为低电平)，此低保持路径总是关闭(因N4截止)，致使储存级的写入级不必克服一维持电路。
在时间T2当CLK接着为低电平，TOP再一次预充为高电平。同时在时间T2，P4开启，提供一“高”状态保持路径从节点107到VDD通过P4及P3，因此保持QII信号为高电平。此高保持路径开启，当预充节点105及第二开始输出节点111皆为低电平，否则关闭。所以，QII信号保持高电平，使QI保持为低电平来维持Q输出信号的状态，当TOP变为高电平在时间T2。TOP信号变为高电平，使N4导通约在时间T2，但由于QI信号为低电平，N5截止，因此在剩余的周期中持续使低保持路径关闭。
于时间T3，DATAN信号变为低电平，且在时间T4，CLK信号接着变为高电平，当DATAN信号仍为低电平，致使估算逻辑电路104造成TOP放电。因此，TOP在时间T4保持为高电平，致使N4持续导通。CLK信号变为高电平使P4截止及N3导通。高保持路径从节点107至VDD关闭，由于P4截止，并且N3及N4皆导通，使QII信号拉至低电平。由于P4截止，N3及N4不必克服任何装置，包含弱维持电路，将QII拉为低电平。当QII信号为高电平，并被拉至低电平，根据估算的失败(其中TOP保持高电平)，高保持路径总是关闭(因P4截止)，致使储存级的写入级不必克服一保持装置。反相器401拉QI至高电平约在时间T4，相对于QII变为低电平。当QI及TOP皆为高电平，NAND门403拉Q至低电平约在时间T4。同时，QI变为高电平，开启N5及关闭P3，致使高保持路径关闭及低保持路径通过N5及N4再次开启。当CLK接着变为低电平在时间T5，N3关闭但QII持续为低电平，通过低保持路径，当N5及N4保持导通。TOP及QI皆保持高电平，致使Q保持低电平在剩余的CLK周期。
图4的非反相N型多米诺寄存器400利用一改良的技术来关闭弱保持回授装置，致使当一新状态正被写入，一保持装置内部的强装置不必被克服。因此，当一新状态被写入至储存节点107(QII信号)，P3及N5装置被做得较宽以克服漏电来维持状态，但没有影响速度，因那些相同的P3及N5装置是关闭的。当写入QII信号的一新状态，一回授维持电路不必被克服，致使装置P2及N3可为正常尺寸的装置。非反相多米诺寄存器400的“保持器”仅能储存此状态。特别是此回授装置能保持状态，而当写入一新状态时，则改变状态。
图5显示另一非反相N型多米诺寄存器500的一电路图，是利用寄存器400的改良式保持级并根据另一实施例实行。此非反相多米诺寄存器500大致类似于非反相多米诺寄存器400，除了逻辑估算输入级，或称多米诺级，包含堆栈P信道及N信道装置P1及N2及估算逻辑电路104的顺序做了改变，并且估算逻辑电路104被估算逻辑电路501所取代。从寄存器400到寄存器500的改变是类似于从寄存器100到寄存器300的改变。在此型式，非反相N型多米诺寄存器500的估算逻辑电路501以CMOS实行而非N信道逻辑，再一次地，图2的时序图是可应用的。如前所述，若与N信道相比，CMOS逻辑提供较好的输入电平噪声边际，致使当使用CMOS逻辑于多米诺级时，非反相N型多米诺寄存器500若与非反相N型多米诺寄存器400相比，多少提供较好的输入电平噪声边际。
一非反相N型多米诺寄存器根据所述的实施例实行，所以在与传统的方法相比时，所描述的寄存器有一较快的时钟至输出时间，而没有牺牲输出Q的稳定度。此外，储存级可以进一步地被改善，来容许较小、较快的装置应用于一高漏电环境，为那些被要求克服强保持装置所不及。这使此非反相N型多米诺寄存器处于一高漏电或高噪声过程，如90奈米SOI等等，没有因漏电因素造成效能变差。所以，一规模过程的好处可以获得，包含较小的尺寸、电压、功率损耗等等，因规模过程不会造成效能变差。
本发明发明人察觉到此非反相N型多米诺寄存器各种实施例的操作，如上讨论参考图2-5，皆有数据维持时间需求，显示于节点101的是时钟信号CLK的一个周期的函数。更明确地说，当时钟信号CLK为高电平，数据信号DATAN在节点103必须维持在一想要的电平在时间的持续期间。当CLK为高电平，若DATAN改变状态在此区间，则状态改变将传递至输出Q。本发明发明人也观察到在很多寄存器的应用上，在提供非反相N型多米诺寄存器的实施例中，对于DATAN有最小化维持时间需求是需要的。因此，现将参照图6来讨论一脉冲时钟实施例，此实施例用来最小化数据维持时间。
参阅图6，一时序图600用来说明图1，图3-4及5的非反相N型多米诺寄存器的操作，其是根据一脉冲时钟实施例，较能最小化维持时间。像上面讨论的时序图200请参考图2，图6的时序图600描绘出CLK、DATAN、TOP、QII、QI及Q信号对时间的关系。为求简洁，估测相关的转移时间及忽略延迟时间。DATAN信号被显示为一单一信号代表N个DATA信号的集合。当数据信号的集合状态造成估算逻辑电路104估算，DATAN信号被显示为高电平，藉此拉TOP信号为低电平；以及当估算逻辑电路104不能估算，DATAN信号被显示为低电平，使TOP信号保持为高电平。在时间T0，当CLK信号初始为低电平，N2关闭及P1开启，致使多米诺级预充TOP信号为高电平。藉由估算逻辑电路104在CLK的上升缘，TOP信号被预充为高电平以准备DATAN信号的估算，DATAN信号初始为高电平。预充的TOP信号开启N4及N6。QII信号保持在其前状态(显示初始在一低逻辑状态)以及由维持电路109维持。QI信号初始为高电平因而开启N5，致使Q输出信号初始通过N5及N6装置拉为低电平。
在时间T1，CLK信号变为高电平，且由于DATAN信号为高电平，造成TOP信号放电至一低电平，而且DATAN的状态经放电路径传递至输出Q。特别是N2开启及估算逻辑电路104估算通过N2至地拉TOP为低电平。QII信号通过P2拉为高电平及Q输出信号通过P4拉为高电平。大约同时在时间T1，QII及Q信号皆拉为高电平，以及QI信号藉由反相器109A拉为低电平。QI信号的反向状态在维持电路109的输出驱动装置P3及N5。当QI为高电平，P3截止及N5导通；及当QI为低电平，P3导通及N5截止。在随后的时间T2，当CLK信号接着变为低电平，TOP信号再一次预充为高电平。P2及N3关闭，致使节点107没有驱动至另一状态。QII及QI各自的状态保持不变，然而，在剩余的CLK的半周期中，通过维持电路109的操作，致使Q及QII信号保持为高电平以及QI信号保持为低电平。
在时间T3当CLK信号仍为低电平，DATAN显示变为低电平，以及在时间T4当DATAN信号为低电平，CLK信号接着变为高电平。估算逻辑电路104不能估算，致使当CLK为高电平，TOP保持为高电平，以及DATAN的状态通过非放电路径传递至输出Q。更明确地，CLK及TOP信号分别开启装置N3及N4，致使约在时间T4QII信号变为低电平，以及QI信号藉由反相器109A因此拉为高电平。TOP信号为高电平持续使N6导通。CLK信号接着变为低电平在时间T5再次拉TOP为高电平。QII及QI各自的状态通过维持电路109的操作保持不变。当QI持续使N5导通及TOP持续使N6导通，在剩余的CLK周期中Q信号保持低电平。
Q信号从低电平转移到高电平较快，是根据CLK信号的上升缘，当估算逻辑电路104估算使TOP放电为低电平。有一可忽略的延迟通过装置N2及P4造成输出转移。Q信号从高电平转移到低电平，在经过装置N3、N5及反相器109A的延迟之后，是根据CLK信号的一上升缘，当估算逻辑电路104不能估算，使TOP信号停留在高电平。藉由一较小的装置(含有最小电容)来实行，由于它不需此尺寸或表现一缓冲器的功能，反相器109A的延迟被最小化。那些与此技术有普遍技巧者将体会非反相N型多米诺寄存器100、300、400、500的输出Q信号的转移是非常快的，相对于CLK信号的转移。若需要一非反相输出，与传统的设计在其它获益及优点上相比，此非反相N型多米诺寄存器100、300、400、500提供卓越的数据至输出速度。非反相N型多米诺寄存器100、300、400、500亦可转换为一反向N型多米诺寄存器仅藉由外加一输出反相器/缓冲器(没有显示)。
注意到图2的时序图200与图6的时序图600之间的差异是，图1、3、4，及5的非反相N型多米诺寄存器100、300、400、500的节点103都耦合一脉冲时钟信号CLK，而非耦合一大约对称时钟信号CLK。因此，对于数据信号DATAN的维持时间需求是明显减小的，可参考图2所讨论的实施例。在一实施例中，脉冲时钟信号CLK的工作周期小于或等于十个百分比。在比较图2及图6的实施例，注意到从时间T1(当CLK变为高电平)到T3(当DATAN状态允许改变)是明显小于图2的周期。此非反相N型多米诺寄存器的一实施例有较好最小化的维持时间。
另外注意到当DATAN的状态被允许传递至输出Q，当CLK为高电平，参考图1、3、4及5所讨论的架构也可包含一N型多米诺锁存，当节点101耦合一大约对称锁存时钟CLK及节点103接收锁存数据DATAN。当一锁存功能是需要的，藉由前级的多米诺级电路，可提供锁存数据DATAN。图1、3、4及5的电路100、300、400、500是有优势的，当被用做N型多米诺锁存的实施例，因为一加速放电路路径经节点105至输出信号Q，所以允许比先前提供的还要更多的多米诺电路串接前级节点103。N型多米诺锁存实施例现将参考图7做讨论。
参阅图7，一时序图700用来显示说明N型多米诺锁存实施例的操作。为包含图1、3、4、及5的电路100、300、400、500，形成N型多米诺锁存实施例，需耦合节点101至一大约对称锁存时钟信号CLK。在一实施例中，锁存时钟信号CLK显示从百分的四十至百分的六十的工作周期。以概看的方式，注意到在此周期当CLK为高电平，一估算窗口被打开，DATAN允许被改变及输出Q跟随DATAN。但当CLK变为低电平，DATAN的状态被锁存，直到CLK恢复为高电平。所以，在时间T0，CLK为低电平及TOP被预充。在经过信号QII、QI及输出Q时，DATAN先前状态(即CLK变为低电平之前状态)是锁存的。在时间T1，CLK恢复为高电平，开启一窗口，其中DATAN的状态允许传递至输出Q。当DATAN为低电平，输出Q保持为低电平。在时间T2，DATAN变为高电平造成信号TOP放电，所以开启P2及造成输出Q变为高电平。但在时间T3，CLK恢复为低电平关闭此估算窗口及锁存DATAN的状态，所以保持Q为高电平在此周期。在T3DATAN也恢复为低电平，反应前级多米诺级的状态，其输出耦合节点803。TOP预充于时间T3，当CLK为高电平在时间T4，设定下一个估算窗口。当DATAN在时间T4为低电平，TOP不会放电。所以在时间T4，N3及N4皆导通以驱动QII为低电平及QI为高电平。因QI及TOP皆为高电平于T4，Q被驱动为低电平。在时间T5，因DATAN仍为低电平(即前级多米诺级没有估算)，TOP仍为高电平及输出Q仍为低电平。在时间T6，CLK恢复为低电平，当CLK为低电平的周期，锁存DATAN的状态于输出Q。
一本领域技术人员也会体会到，在一些架构中，DATAN被包含于一“归零”信号群，当CLK变为低电平，普遍回到一低逻辑电平。所以电路100、300、400、500可全部移除装置N2，在一N型多米诺锁存实施例，其增加电路100、300、400、500的速度。当装置N2被移除，此架构被指为“无脚”的N型多米诺锁存。
上述的讨论是用来传递DATAN的状态，当时钟信号CLK变为高电平，通过放电路径或非放电路径至输出Q。更明确地说，当时钟信号CLK变为高电平，若输出Q初始为低电平(即QI为高电平及QII为低电平)及DATAN为高电平，TOP放电经N2及估算逻辑电路104，301，501及传递经由图1及图3的P4，或图4至5的NAND门403至输出Q。然而，较长的延迟会发生，若经非放电路径，在Q初始为高电平(即QI为低，QII为高)及DATAN为低电平在CLK的上升缘。特别是对于非放电路径的延迟包括传递延迟，是经N3、反相器109A(图1及图3)、401(图4及图5)，及N5(图1及图3)或NAND门403(图4及图5)。本发明发明人观察到此非放电路径延迟受限于一些例子及需要最小化时钟至输出时间，在此情况下，估算逻辑电路104、301、501不会造成TOP放电。为提供减小的非放电路径延迟，一个以本发明复用器为基础的实施例将参照图8来讨论。为提供减小的非放电路径延迟，本发明的一示范实施例将参照图9来显示。
参阅图8，显示一非反相N信道动态寄存器800的电路图，是根据本发明的一示范实施例，其展示一加速放电路径。非反相N信道寄存器800有一估算级包括堆栈装置P1、N1及估算逻辑电路501，其操作架构大致相同于上述图5的非反相N型多米诺寄存器500的外观装置。一脉冲时钟信号PLSCLK通过节点801提供给P1及N1的栅极。如一本领域技术人员将体会这是普遍的实行包含一脉冲时钟信号PLSCLK与动态逻辑电路一同使用，如图8的寄存器800。脉冲时信号PLSCLK有一较短的工作周期。在一目前的技术实施例中，脉冲时钟信号PLSCLK变为高电平于一时间周期，根据其架构，允许N个输入数据讯DATA的真状态的传递从前一逻辑级(没有显示)。一实施例于本发明期待一脉冲时钟信号PLSCLK处于一逻辑高电平达一40到70微微秒的范围。虽然这些实施例为典型的显示，本发明也期待其它的非反相N信道动态寄存器800显示于图8，在此架构中，如前所述，允许估算逻辑电路501以CMOS逻辑而非N信道逻辑来实行，所以提供较好的输入电平噪声边际。然而，注意到本发明的实施例也包含估算级(或“多米诺级”)的架构，其中N1及估算逻辑电路501的顺序做了改变，如图4的寄存器400所描述，且估算逻辑电路501被估算逻辑电路104所取代。
在图8所显示的实施例中，多米诺级包含堆栈P信道及N信道装置P1及N1及估算逻辑电路501。P1及N1装置是估算装置的一互补对，一起耦合于电压源VDD和估算逻辑电路501之间。P1的源极耦合VDD及其漏极耦合节点105，提供一预充信号TOP。N1的漏极耦合节点105及N1的源极耦合估算逻辑电路501。估算逻辑电路501耦合于N1的源极和地之间。一组N节点103提供N个输入数据信号DATA给估算逻辑电路501。
节点105耦合一双输入NAND门403的一输入，致使只有两个延迟显示，当估算逻辑电路501估算时。在此例中，然而节点105也耦合一反相器U2的输入，而其输出耦合另一反相器U4的输入。U4的输出耦合节点807，发展一信号TP1，提供一复用器(MUX)U7的一第一输入。反相器U2和U4串接耦合并共同形成一延迟路径在TOP和TP1信号之间。复用器U7的输出O耦合节点811，发展一回授信号FBK，提供NAND门403的第二输入。NAND门403逻辑上结合节点105及811的状态来发展输出信号Q。节点811也耦合一反相器U6的输入，其输出耦合另一反相器U5的输入。U5的输出耦合一节点809，发展一信号FB1，提供复用器U7的第二输入I2。反相器U5及U6串接耦合并共同形成一延迟路径于FBK和FB1信号之间。
时钟信号PLSCLK直接耦合复用器U7的一第一选取输入S1，并耦合另一反相器U3的输入。反相器U3的输出发展一反相时钟信号PLSCLKB，是时钟信号PLSCLK的补码，提供复用器U7的第二选取输入S2。选取输入S1及S2为互补选取输入为本领域技术人员所熟知，致使PLSCLK和PLSCLKB信号各自的状态决定了信号TP1或FB1(或其结合)被复用器U7所选取并显示为多任务输出信号FBK。当PLSCLK为高(或称“逻辑1”)及PLSCLKB为低(或称“逻辑零”)，TP1信号在输入I1被选来驱动输出信号FBK。当PLSCLK为低电平及PLSCLKB为高电平，FB1信号在输入I2为选来驱动输出信号FBK。当PLSCLK为高电平及DATA没有造成估算逻辑电路501估算时，一全维持电路包含交错耦合反相器U9和U10，耦合节点305来维持TOP的状态。
复用器U7包含一第一路径从I1至O及一第二路径从I2至O，两路径皆受互补选取输入S1及S2(分别接收PLSCLK及PLSCLKB信号)所控制。在一说明实施例中，路径是从复用器U7的I1至O所实行的装置，其尺寸较路径从I2至O的装置为大。如本领域技术人员所知，在一第一中间周期，当PLSCLK变为高电平及当PLSCLKB仍为高电平及尚未由反相器U3拉至低电平，两路径从输入I1和I2至输出O皆为半导通。由于在第一中间周期是由从I1至O的路径主导，复用器U7几乎随即开始选取I1输入。且若TP1信号和FBK是不同状态，那么FBK信号几乎随即开始转换为TP1信号的新状态。例如，若TP1为高电平当FBK为低电平，则FBK随即开始上升，是根据PLSCLK信号的上升缘及FBK的上升缘进一步加速，当PLSCLKB信号变为低电平，若FBK还没变成高电平。在相反方向于一第二中间周期当PLSCLK变为低电平及在PLSCLKB变为高电平之前，两路径皆再次半导通。但当第一路径从I1至O主导，相对于第二路径从I2至O，复用器U7转换去选取输入I2相对为慢。此从I1到I2相对为”慢”的转换是不合理的，然而，当FB1的状态与FBK为同状态，是由于回授路径，将致使FBK不会转换状态。
在一更为具体的实施中，复用器U7是以一第一互补通过栅极从输入I1至输出O一第二互补通过栅极从输入I2至输出O所实行。如本领域技术人员所熟知，每一个互补通过栅极是以一P信道及一N信道装置并联耦合(例如源极对源极，漏极对漏极)来实行。对于第一互补通过栅极，N信道装置的栅极提供选取输入S1和P信道装置的栅极提供选取输入S2，致使第一互补通过栅极为全通，当PLSCLK为高电平及PLSCLK为低电平；和全闭，当PLSCLK为低电平及PLSCLKB为高电平。类似地，在第二互补通过栅极，P信道装置的栅极提供选取输入S1和N通道装的栅极提供选取输入S2，致使第二互补通过栅极为全通，当PLSCLK为低电平及PLSCLKB为高电平；和全闭，当PLSCLK为高电平及PLSCLKB为低电平。在此一非平衡的架构中，第一互补通过栅极的互补装置做得比第二互补通过栅极的装置来的大，致使第一互补通过栅极主导于两中间周期。在此非平衡架构中，复用器U7从I2变至I1比I1变至I2要来得快。
反相器U3可以架构为类似的型式如其它的反相器，有互补的N信道及P信道装置。在一实施例中，每一反相器的实行是由一堆栈的P信道装置(参考VDD)，在一N信道装置的顶端参考至地，反相器输入是于栅极和反相器输出耦合N信道及P信道装置的共漏极连结。注意，例如装置P1及N1，N1的源极不耦合至地，致使TOP拉至低电平，当PLSCLK为高电平，反之亦然。输出下降缘转换标准反相器U3的速度(以及PLSCLKB信号)，相对于PLSCLK的一上升缘，会明显增加，藉制造N信道装置比P信道装置为大，代表为一“增强型”反相器U33，于图9显示。在这非平衡架构中，互补装置之间，当较大的N信道装置导通时，它会拉输出较低、较快。然而它关闭会有些慢，致使上升缘发生的更慢。
对增强型反相器U33来说，PLSCLKB降的很快，是根据一个PLSCLK的上升缘，进一步增强了复用器U7从I2至I1的转换的速度。当标准反相器U3被寄存器800(或寄存器900)的增强型反相器U33所取代，复用器U7从I1至O的增强型路径为全通，相对于每一个PLSCLK上升缘甚至更快。另一方面，增强型反相器U33的上升缘(及PLSCLKB信号)是根据一PLSCLK的下降缘为慢。反相器U33的较慢上升缘是不合理的，由于复用器的转换速度相对于PLSCLK的一下降缘不是一重要的时间路径。
现在根据图9，一电路图显示另一示范的N信道动态寄存器900，根据本发明的另一实施例，以一加速非估算路径来实行。寄存器900大致相同于寄存器800，参考图8的描述，其中，相似的组件假设参考一样的数量，除了寄存器900包含额外的P信道提拉装置P2而P3耦合FBK节点811。此外，反相器U3被增强型反相器U33所取代，所以提供一较快的PLSCLKB的下降缘，相对于PLSCLK的上升缘。P2的源极耦合VDD及其漏极耦合P3的源极，其漏极耦合节点811。反相器U2的输出耦合P2的栅极及反相器U33的输出，提供PLSCLKB信号，额外耦合P3的栅极。复用器U7架构出相同型式的增强型路径，从输入I1至输出O。
图10是一时序图1000，说明图8及图9的N信道动态寄存器800、900的操作。在此时序图中，信号PLSCLK、PLSCLKB、DATAN、TOP、TP1、FBK、FB1及Q皆画出对时间的关系。为求简洁，估测相关转移时间及忽略延迟时间，除了经过反相器U2和U4的延迟时间之外，也强调说明信号TP1的转移，相对于信号TOP的转移。此外，经过反相器U5及U6的延迟，用来描述说明信号FB1的转移，相对于信号FBK的转移。DATAN信号显示为单一信号，代表N个DATA信号的合集。DATAN信号显示为高电平，当数据信号DATA的集状态造成估算逻辑电路501估算，因此拉TOP信号为低电平；并显示为低电平当估算逻辑电路501不能估算，其保持TOP信号为高电平。因此，TP1是TOP的一延迟信号(两栅极延迟经过U2和U4)，且FB1是FBK的一延迟信号(两栅极延迟经过U6和U5)。虽然反相器U3(或反相器U33)由反向PLSCLK所架构出，当单一栅极延迟产生，PLSCLK的转移，相对于PLSCLK的转移，不在时序图100中强调。
在一初始时间T0中，当P1导通，PLSCLK信号变为低电平及TOP被预充为高电平。同时FBK信号初始为高电平，致使Q信号初始由NAND门403拉至低电平。PLSCLK为低电平及PLSCLK变为高电平，致使FB1信号在复用器U7的输入I2被选取及FBK信号在复用器的输出被显示，其状态同FB1。所以，FBK信号到FB1信号的回授架构维持FBK的状态，当PLSCLK为低电平和I2输入被选取。
信号DATAN显示初始高电平，造成估算逻辑电路501拉N1的源极为低电平。当PLSCLK信号变为高电平在时间T1，N1导通，所以拉TOP讯为低电平。TOP变为低电平造成NAND门403使Q为高电平。此外，在经过反相器U2和U4的延迟之后，于时间T2，信号TP1的状态跟随TOP。在中间周期期间，PLSCLK信号变为高电平于T1，造成复用器U7选取TP1信号于I1。在此时间，然而，TP1仍为高电平，当TOP的新状态仍经反相器U2传递。例如，约在两栅极延迟之后，TOP变为低电平经反相器U2和U4传递，在时间T2拉TP1为低电平。TP1被复用器U7选取于输入I1，及当复用器U7从I1至O的路径增强，在接下来的时间T3，FBK变为低电平。此外，因反相器U6和U5产生的延迟，在时间T4FB1变为低电平。所以，FB1变为低电平在复用器的输入I2。复用器U7的锁存动作发生在数个栅极延迟之后，从PLSCLK的上升缘到最终的FB1下降缘。然而当TOP信号直接提供给输出NAND门403，Q信号转换于两栅极延迟，在PLSCLK的上升缘之后。
在一时间T5，当PLSCLK接着变为低电平，由于经过U2和U4的延迟，TOP再次被预充为高电平及TP1的状态跟随于时间T6。同时，在此时间复用器U7转换选取FB1信号，其与FBK信号是同状态。在这个型式，在剩余的PLSCLK的周期(亦即当PLSCLK为低电平)，FBK信号有效锁存为低电平。因FBK为低电平且保持为低电平，于剩余的周期中，Q信号在NAND门403的输出保持为高电平。
于时间T6及T7之间，DATAN变为低电平，致使估算逻辑电路501拉N1的源极为高电平。在接着的时间T7，PLSCLK信号接着变为高电平，使N1导通及初始下一个周期。在剩余的PLSCLK周期中，当DATAN为低电平及N1的源极为高电平，TOP保持为高电平及持续为高电平。因此在剩余的PLSCLK周期TP1保持为高电平。复用器U7选取TP1信号在输入I1，相对于PLSCLK的上升缘及因此于时间T8拉FBK信号为高电平。于时间T9，FB1的状态跟随FBK的状态。虽然没有明确描述于时序图1000，但注意若反相器U3不以增强的下降缘速度来实行，如之前描述的利用反相器U33，则FBK信号从低电平转移到高电平，甚至比所示还快。于时间T8，当FBK变为低电平，信号Q因此拉为低电平。从当PLSCLK变为高电平于时间T7到Q被拉为低电平于时间T8的延迟，约为两个栅极延迟。
总的，当PLSCLK为低电平，复用器U7的输入I2被选取，其状态同FBK，及保留输出状态Q在预充期间(亦即当PLSCLK为低电平)。当PLSCLK变为高电平，输入I1开始几乎随即被复用器U7所选取。若TOP估算(亦即变为低电平)，NAND门403直接被驱动，造成Q变为高电平。此外，在一跟随的预充部份周期，FBK被驱动为低电平，其维持Q的状态(高电平)。当PLSCLK变为高电平，若DATAN不能造成估算逻辑电路501估算，当TOP由选取输入S1被选取变为高电平，则它的状态(预充至一逻辑高电平)已显示于I1。当FBK变为高电平，则Q变为低电平。因此，时钟至输出延迟在此情况仅包含约两个栅极延迟，根据本发明，包含TOP(亦即TP1信号)状态经复用器U7传递，接着经NAND门403传递FBK的状态。并更进一步加速Q的转移，在估算逻辑电路501没有造成TOP放电的情况下，建议图9的实施例900应被使用。更明确地说，藉由将反相器U3取代成增强型反相器U33以及藉由装置P2和P3的加入，当TOP没有放电，于时间T7P2已导通。且当PLSCLKB变为低电平，P3导通，经由NAND门403，拉FBK为高电平及驱动Q为低电平。因此，唯一的时钟至输出延迟发生在非放电的情况下，由反相器U33和NAND门403显示，实质上相等于在放电或估算的情况下所显示的延迟。
因此，当TOP没有放电的情况下，非反相N信道动态寄存器900的实施例是用来加速时钟至输出时间。
一非反相N信道动态寄存器含有一加速非放电路径，是根据本发明的一实施例来实行，快至少两个栅极延迟，若与迄今所提供的情况相比，即输出Q改变状态从一高电平到一低电平。在值得注意地的时间路径中，改良的设计用以减小延迟是非常有用的。如此一来，非放电路径不再是值得注意的延迟。由于非放电路径的时钟至输出延迟会变短于放电路路径的时钟至输出延迟，若需以较小的尺寸制造适当的装置，则前者路径会故意放慢来符合后者的延迟。因此节省一整体的布局空间可被实现。
现在参考图11，一电路图显示一P型多米诺电路1100，是利用一改良的储存级。当利用另一个架构，P型多米诺电路1100可利用一锁存或一寄存器展示先前技术的优点。及像图5的N型多米诺电路500，P型多米诺输出电路1100使用一锁存或一寄存器，主要是根据时钟信号和数据输入的型式，耦合P型多米诺电路1100。对于一寄存器的应用，一脉冲时钟被使用。对于一锁存的应用，一大约对称时钟信号被使用。为求简洁，以下电路1100的讨论局限于一P型多米诺寄存器1100使用的摘要。图11的电路图1100实施例的更详细描述，在下面的美国专利公开，提供一寄存器及一锁存，在此一并作为参考序号 文件日期 标题11/251399 10/14/2005 P型多米诺锁存(CNTR.2242)11/251384 10/14/2005 P型多米诺寄存器(CNTR.2299)P型多米诺电路1100的架构和操作类似于上述N型多米诺电路的实施例，参考图1-7，需注意的是，许多的信号及信号状态和下述的互为反向。P型多米诺电路1100包含三个层级，包含一估算级，一锁存级，和一输出级。估算级由一P信道装置P1，一N信道装置N1和估算逻辑电路802所形成。非反相P型多米诺寄存器1100的估算逻辑电路802可由CMOS而非P信道逻辑来实行，所以和P信道逻辑比起来提供较好的输入电平噪声边际，致使非反相P型多米诺寄存器1100多少提供较好的输入电平噪声边际。锁存级由P信道装置P2和P3，及一N信道装置N2所形成，耦合于一堆栈架构。输出级由一P信道装置P4，N信道装置N3和N4，一反相器812，及一双输入或非(NOR)门813所形成。一时钟信号CLKB通过节点1101提供至P1、N1、P3和N3的栅极。N1的源极耦合至地(与一源极电压VDD有关)及其漏极耦合一预放电节点805，发展一预放电信号，被称为TOPB。P1的漏极耦合节点805及其源极耦合估算逻辑电路802的输出，其输入耦合一组N个节点803，提供输入数据信号DATAB至估算逻辑，其中N为任一正整数。
P1和N1装置形成估算逻辑的一互补对，其估算逻辑电路802提供N个输入数据信号DATAB的估算。以及，如在图1和图4的N型多米诺实施例中，估算逻辑电路802可用装置P1互换串接电路的位置，允许其它的架构。在此架构中，P1的源极会耦合源极电压VDD。更甚，本领域技术人员将体会，由于估算逻辑电路802的功能是快速将信号TOPB从其预充电的低电平转移到一高电平，成比例的P和N装置(强P装置及弱N装置)的实施例将产生较快的操作。所以，当估算逻辑电路802“估算”，其造成信号TOPB从它的预放电低电平状态转移到一高电平状态。当估算逻辑电路802“不能估算”，TOPB保持在其预放电的低电平。
节点805提供TOPB信号耦合至装置P2和N2的栅极并耦合或非(NOR)门813的一输入。P2的源极耦合至VDD及其漏极耦合P3的源极，其漏极耦合节点1107，发展一第一中间输出信号QIIB。N2的漏极耦合节点1107及其输入耦合至地。P4的源极耦合P2的漏极，其漏极耦合N3的漏极，而源极耦合N4的漏极。N4的源极耦合至地。节点1107耦合由P4和N3的漏极形成的节点，及耦合反相器812的输入，其输出耦合节点811，发展一第二中间输出信号QIB。QIB信号被驱动成相反的逻辑状态，如QIIB信号在经过反相器812的一栅极延迟之后。节点811耦合P4和N4的栅极及耦合NOR门813的另一个输入。NOR门813的输出提供输出QB信号。
现在参阅图12，一时序图显示说明P型多米诺电路图1100的操作，利用一P型多米诺寄存器，其中画出信号CLKB、DATABN、TOPB、QIIB、QIB及QB对时间的关系。此时序图做了一些简化。各个装置或组件(N信道装置，P信道装置，逻辑门，复用器...等等)的延迟显示为相同的，由于它大致相等于彼此，而且由于这些时间大致相等，上升及下降时间也显示为相同。DATABN信号显示为一单一信号，代表N个DATAB信号的合集。DATABN信号显示为低电平当数据信号的合状态造成估算逻辑电路802“估算”，因此拉(“充电”)预放电信号TOBP为高电平，及其显示为高电平当估算逻辑电路802不能估算，其保持预放电信号TOPB为低电平(“非充电”)。因此，当估算逻辑电路802估算，它造成信号TOPB从其预放电的低电平转移到一逻辑高电平。当TOPB保持在其预放电的低电平，因为估算逻辑电路802不能估算，此称为一“非充电”事件。此时序图说明两个CLKB周期。如上所述，使用P型多米诺电路1100为一P型多米诺寄存器，其需要耦合节点1101至一脉冲时钟信号CLKB，类似于所讨论的脉冲时钟信号CLK，参考图6的N型多米诺寄存器。在一实施例中，CLKB有一工作周期小于或等于十个百分比。
在一初始时间T0中，QIIB信号为高电平及当DATABN信号为低电平变为低电平，是根据CLKB信号变为低电平。同时在时间T0，当QIB信号为低电平，CLKB信号为高电平。由于CLKB为高电平，N1导通，P1截止，及TOPB为“预放电”的低电平，致使P2及N3皆导通。由于QIB和TOPB皆为低电平，QB信号在NOR门813的输出初始为高电平。当CLKB为高电平及QIB为低电平，N4截止，N3导通，及P4导通。同时，由于TOPB为低电平，P2导通。在此例中，因此，P4和P2皆导通，提供一“高电平”状态保持路径，对于节点1107到VDD，其保持QIIB信号为高电平。
DATABN信号代表一个或多个输入数据操作数，初始显示为低电平，其造成估算逻辑电路802拉P1的源极至一高逻辑电平。当DATAN为低电平，CLKB信号变为低电平在时间T1，P1导通。当P1导通，TOPB信号通过P1及估算逻辑电路802拉为高电平。TOPB变为高电平，造成NOR门813使QB为低电平。同时，TOPB变为高电平在时间T1，使N2导通，致使QIIB信号拉为低电平。根据QIIB信号变为低电平，反相器812拉QIB信号为高电平。QIB变为高电平，使N4导通及P4截止。
在时间T2，CLKB变为高电平，及TOPB再一次通过N1变为预放电的低电平。当TOPB变为低电平，QIB讯为高电平使N4导通，其保持QIIB为低电平及QIB为高电平，来维持QB输出信号的状态。TOPB信号变为低电平，使P2恢复导通，但由于CLKB信号为高电平，P3截止，致使QIIB信号不会拉为高电平。
DATAN信号变为高电平在时间T3，设定CLKB的下个边缘，因此，估算逻辑电路802不会拉P1的源极为高电平。CLKB信号接着变为低电平在时间T4，使P1导通。由于DATAN仍为高电平，TOPB不会充电，因此保持为低电平于时间T4。CLKB信号变为低电平，使N3截止及P3导通。当N2保持截止及P2和P3皆导通，QIIB信号拉为高电平。反相器812拉QIB为低电平，反应于QIIB变为高电平。由于QIB及TOPB现在皆为低电平，NOR门813拉QB为高电平。CLKB信号接着变为高电平于时间T5，使N1导通及保持TOPB为低电平。在CLKB剩余的周期中，QIIB和QIB各自的状态保持不变，及QB信号保持为高电平。在时间T6，DATABN变回低电平。
图11的电路1100的P型多米诺寄存器实施例是适合于重要时间路径在估算(即“充电”)情况，因为大约只有两个门级延迟产生在一估算周期(当CLKB为低电平)。如在此所述，藉由耦合节点1101于一脉冲时钟来源CLKB，对于N个数据信号DATAB耦合节点803，维持时间需求将被最小化。例如，在图9的时序图中，在接着的时间T2(或时间T5)，DATABN任何时候都能改变状态，因为状态被暂存于QB，直至CLKB再次变为低电平，开启下一个估算窗口。
本领域技术人员也会体会，在一些架构中，当CLKB为高电平，DATABN或可被包含于”回至一”信号群中，一般回到一高逻辑电平。因此，装置P1能从一P型多米诺锁存实施例的电路1100中被完全移除，在某些应用上其增加电路1100的速度。当装置P1被移除，此架构被指为一“无头”P型多米诺锁存。
参考上述讨论，传递DATABN的状态，当时钟信号CLKB变为低电平，通过充电路径(即信号TOPB充电从一低电平到一高电平)或放电路径(即TOPB保持在其预放电的低电平)，至输出QB。更明确地，当时钟信号CLKB变为低电平，若输出QB初始为高电平(即QIB为低电平及QIIB为高电平)及DATABN为低电平，TOPB通过P1及估算逻辑电路802充电并通过NOR门813快速传递至输出QB。然而，一较长的延迟发生，通过非充电路径，在QB初始为低电平(即，QIB为高电平及QIIB为低电平)的情况下，以及DATABN为高电平在CLKB的下降缘，如在图9的时间T4所描述。尤其是，非充电路径的延迟包含通过P3、反相器812，及NOR门813的传递延迟。因此，本发明发明人观察到此非充电路径延迟受限在一些例子及在估算逻辑电路802不会造成TOPB充电的情况下，其更需要最小化时钟至输出时间。为提供减小的充电路径延迟，本发明中一个以复用器为基础的实施例将被讨论，参考图13。为提供减小的充电路径延迟，本发明的一示范实施例将被显示，参考图14。
参阅图13显示一电路图，是一非反相P型多米诺动态寄存器1300，根据本发明的一示范实施例，其展示一加速型充电路径。非反相P信道寄存器1300有一估算级，包含堆栈装置P1、N1，及估算逻辑电路1002，其架构大致类似上面所述的非反相P型多米诺寄存器1100的装置，参考图11。一脉冲时钟信号PLSCLKB通过一节点1101提供给P1及N1的栅极。如本领域技术人员将体会，这是普遍的实行，使用一脉冲时钟讯PLSCLKB，配合动态逻辑电路，如图13的寄存器1300。此脉冲时钟信号PLSCLKB有一相对短的工作周期。在一目前的技术实施例中，脉冲时钟信号PLSCLKB在一段时间周期为低电平，根据架构，从先前的逻辑级(没有显示)，允许N个输入数据信号DATAB的一真状态的传递。本发明的一实施例期待一脉冲时钟信号PLSCLKB在一逻辑低电平，范围从40到70微微秒。虽然这些实施例为典型显示，但本发明也期待其它的实施例。
非反相P信道寄存器1300显示于图13，一架构允许估算逻辑电路1002用CMOS逻辑来实行，而非如前所述的P信道逻辑，因此提供较好的输入电平噪声边际。然而，注意到本发明的实施例也包含估算级(或“多米诺级”)的架构，其中P1和估算逻辑电路1002的顺序做了改变。
在显示于图13的实施例中，多米诺级包含堆栈P信道及N信道装置P1及N1及估算逻辑电路1002。P1及N1装置是估算装置的一互补对，一起耦合于一地参考电压和估算逻辑电路1002之间。N1的源极耦合至地及其漏极耦合节点1005，提供一预放电信号TOPB。P1的漏极耦合节点1005及其源极耦合估算逻辑电路1002。估算逻辑电路1002耦合于P1的源极和一源极电压VDD之间。一组N个节点1003提供N个输入数据信号DATAB给估算逻辑电路501。
节点1005耦合一双输入NOR门1013的一输入，当估算逻辑电路1002估算时，致使只有两栅极延迟显示。在此例，然而，节点1005也耦合一反相器U2的输入，其输出耦合另一反相器U4的输入。U4的输出耦合一节点1007，发展一信号TP1，其提供一复用器U7的一第一输入。反相器U2和U4串接耦合并大致形成一延迟路径于TOPB和TP1信号之间。复用器U7的输出O耦合一节点1011，发展一回授讯FBK，其提供NOR门1013的第二输入。NOR门1013逻辑上结合节点1005和1011的状态，来发展一输出信号QB。节点1011也耦合一反相器U6的输入，其输出耦合另一反相器U5的输入。U5的输出耦合一节点1009，发展一信号FB1，其提供复用器U7的第二输入I2。反相器U5和U6串接耦合及大致形成一延迟路径于FBK和FB1信号之间。
时钟信号PLSCLKB直接耦合复用器U7的一第一选取输入S1及耦合另一反相器U3的输入。反相器U3的输出发展一反相的或时钟信号PLSCLK，其为时钟信号PLSCLKB的补码，及提供复用器U7的第二选取输入S2。选取输入S1及S2为互补选取输入，为本领域技术人员所知，致使PLSCLKB及PLSCLK信号各自的状态决定信号TP1或FB1(或结合)被复用器U7所选取，并且显示为复用器输出信号FBK。当PLSCLKB为低电平及PLSCLK为高电平，TP1信号在输入I1中被选来驱动输出讯FBK。当PLSCLKB为高电平及PLSCLK为低电平，FB1信号在输入I2中被选来驱输出信号FBK。当PLSCLKB为低电平及DATAB不会造成估算逻辑电路1002估算时，一全维持电路包含交错耦合反相器U9及U10耦合节点1005来维持TOPB的状态。
复用器U7包含一第一路径从I1到O及一第二路径从I2到O，两路径皆受控于互补选取输入S1及S2(分别接收PLSCLKB及PLSCLK信号)。在说明的实施例中，复用器的路径从I1至O所实行的装置尺寸较大于路径从I2至O的装置。如本领域技术人员所了解，在一第一中间周期，当PLSCLKB变为低电平及当PLSCLK仍为低电平且还未由反相器U3拉为高电平时，两路径从输入I1及I2至输出O为半导通。由于路径从I1至O在第一中间周期主导，复用器U7几乎随即开始选取I1输入。以及若TP1信号的状态异于FBK，则FBK信号几乎随即开始转换至TP1信号的新状态。例如，如果当FBK为高电平，TP1为低电平，则FBK几乎随即开始下降，是根据PLSCLKB信号的下降缘，且当PLSCLK信号变为高电平，若FBK尚未显示为低电平，FBK的下降缘进一步加速。在相反方向于一第二中间周期，当PLSCLKB变为高电平及在PLSCLK变为低电平之前，两路径皆再次半导通。但由于第一路径从I1至O相对于第二路径从I2至O主导，转换选取复用器U7的输入I2相对为慢。此相对为“慢”的转换从I1到I2是不合理的，然而，由于FB1的状态和FBK的状态因回授路径而形成同状态，致使FBK不会转换状态。
在一更特定的实施例中，复用器U7被实行，以一第一互补通过门从输入I1到输出O及一第二互补通过门从输入I2到输出O。如本领域技术人员所熟知，每一个互补通过门被实行，以一P信道装置和一N信道装置并联耦合(即源极对源极及漏极对漏极)。对于第一互补通过门，选取输入S1提供给P信道装置的栅极及选取输入S2提供给N信道装置的栅极，致使当PLSCLKB为低电平及PLSCLK为高电平，第一互补通过门全导通；及当PLSCLKB为高电平及PLSCLK为低电平，第一互补通过门全关闭。类似地，对于第二互补通过门，选取输入S1提供给N信道装置的栅极及选取输入S2提供给P信道装置的栅极，致使当PLSCLKB为高电平及PLSCLK为低电平，第二互补通过门全导通；及当PLSCLKB为低电平及PLSCLK为高电平，第二互补通过门全关闭。在此一非平衡架构中，第一互补通过门的互补装置做得比第二互补通过门来的大，致使第一互补通过门主导在两中间周期中。在此一非平衡架构中，复用器U7从I2到I1的转换比从I1到I2的转换要更快。
反相器U3可以互补N信道及P信道装置架构出一类似的型式，如其它的反相器。在一实施例中，每一个反相器实行时，以一堆栈P信道装置(参考至VDD)于一N信道装置的顶端，其参考至地，此反相器是于栅极及反相器输出耦合N信道及P信道装置的共漏极连接。值得注意的是，装置P1及N1，P1的源极不耦合VDD，致使TOPB拉为低电平及当PLSCLKB为高电平，反之亦然。标准反相器U3的输出上升缘转换速度(及PLSCLK信号)反应于PLSCLKB的一下降缘会被大大增加，藉由制造P信道装置比N信道装置来的大，显示一“增强型”反相器U33，显示于图14。在此非平衡架构中，在这些互补装置之间，当其导通时，较大的P信道装置拉输出为高电平会更快，虽然它关闭时多少较慢致使下降缘发生的更慢。
对于增强型反相器U33，根据每一个PLSCLKB的下降缘，PLSCLK上升的非常快，进一步增强复用器U7从I2到I1的转换速度。在寄存器1300(或在寄存器1400)中，当标准反相器U3被增强型反相器U33所取代，复用器U7从I1到O的增强路径甚至更快变为全导通，反应于每一个PLSCLKB的下降缘。在另一方面，增强型反相器U33的输出下降缘(及PLSCLK信号)，反应于一PLSCLKB的上升缘来的慢。反相器U33的较慢下降缘是不合理的，由于复用器U7的转换速度反应于PLSCLKB的一上升缘，不是一重要的时间路径。
现在参考图14，一电路图显示另一示范的P信道动态寄存器1400，以一加速非估算路径根据本发明的另一实施例来实行。寄存器1400大致相同于寄存器1300，参考图13来描述，其中类似的组件假设相同的参考数量，除了寄存器1400包含额外的N信道下拉装置N2及N3，耦合FBK节点1011。此外，反相器U3被增强型反相器U33所取代，所以提供一较快PLSCLK的一上升缘，相对于PLSCLKB的下降缘。N3的源极耦合VDD及其漏极耦合N2的源极，其漏极耦合节点1011。反相器U2的输出耦合N3的栅极及反相器U33的输出，提供PLSCLK信号额外耦合N2的栅极。复用器U7架构出相同的型式以从输入I1到输出O的增强路径。
图15是一时序图1500说明图13及图14的P信道动态寄存器1300、1400的操作。在此时序图中，画出信号PLSCLKB、PLSCLK、DATABN、TOPB、TP1、FBK、FB1及QB对时间的关系。为求简洁，估测相关的转移时间及忽略延迟时间，除了通过反相器U2及U4的延迟之外，其强调说明信号TP1的转移，相对于信号TOPB的转移。此外，通过反相器U5及U6的延迟被用来描述说明信号FB1的转移，相对于信号FBK的转移。在当数据信号DATAB的合状态造成估算逻辑电路1002估算，DATABN信号显示为低电平，因此拉TOPB信号为高电平；及当估算逻辑电路1002不能估算，DATABN信号显示为高电平，其保持TOPB信号为低电平。因此，TP1是TOPB的一延迟信号(两个栅极延迟通过U2及U4)，及FB1是FBK的一延迟信号(两个栅极延迟通过U6及U5)。虽然反相器U3(或反相器U33)形成PLSCLKB的反相，由于一单一栅极延迟被显示，PLSCLK的转移，相对于PLSCLKB的转移，不会强调于时序图1500。
在一初始时间T0，PLSCLKB信号变为低电平及当N1导通，TOPB预放电为低电平。同时，FBK信号初始为低电平，藉由NOR门1013，致使QB信号初始拉为高电平。PLSCLKB为高电平及PLSCLK变为低电平，致使FB1信号在复用器U7的输入I2被选取，且FBK信号显示为复用器U7的输出，和FB1有相同的状态。因此，FBK信号的回授架构产生FB1，当PLSCLK为高电平及I2输入被选取维持FBK的状态。
信号DATABN初始显示为低电平，其造成估算逻辑电路1002拉P1的源极为高电平。在时间T1，当PLSCLKB信号变为低电平，P1导通，所以拉TOPB信号为高电平。TOPB变为高电平造成NOR门1013使QB为低电平。此外，信号TP1的状态在时间T2在通过反相器U2及U4的延迟之后跟随TOPB。PLSCLKB信号变为低电平于T1，造成复用器U7选取TP1于I1在中间周期。在这段时间，然而，TP1仍然为低电平，由于TOPB的新状态仍通过反相器U2传递，TOPB变为高电平通过反相器U2及U4传递，拉TP1为高电平在时间T2，例如，约在两个栅极延迟之后。TP1由复用器U7选取于输入I1，及由于复用器U7的路径从I1至O被增强，在接下来的时间T3，FBK变为高电平。此外，因反相器U6及U5显示的延迟，在时间T4，FB1变为高电平。因此，FB1变为高电平在复用器的输入I2。复用器U7的锁存动作发生在数个栅极延迟之后，从PLSCLKB的下降缘到最终的FB1的上升缘。然而，当TOPB直接提供给输出NOR门1013，在PLSCLKB的下降缘之后，QB信号转换于两个栅极延迟。
在一时间T5，当PLSCLKB接着变为高电平，因通过U2及U4的延迟，TOPB再一次预放电为低电平及TP1的状态跟随于时间T6。同时，复用器U7转换去选取FB1信号，在这段时间其与FBK有相同的状态。在此型式，在剩余的PLSCLKB的周期(即当PLSCLKB为高电平)，FBK信号有效锁存为高电平。由于FBK为高电平且保持为高电平，在剩余的周期，QB信号在NOR门1013的输出保持为低电平。
在时间T6和T7之间，DATABN变为高电平，致使估算逻辑电路1002拉P1的源极为低电平。在接下来的时间T7，PLSCLKB信号接着变为低电平，使P1导通及初始下一个周期。由于DATABN为高电平及P1的源极为低电平，TOPB保持为低电平及持续为低电平在剩余的PLSCLKB周期。复用器U7选取TP1信号在输入I1，是根据PLSCLKB的下降缘及因此拉FBK信号为低电平在时间T8。FB1的状态跟随FBK的状态在时间T9。虽然不是明确描述于时序图1500，但注意若反相器U3以增强型上升缘速度实行，如先前描述利用反相器U33的话，则FBK信号从高电平转移到低电平的图会快于所显示的图。当FBK变为高电平，在时间T8信号QB拉为高电平。其从当PLSCLKB变为低电平于时间T7到当QB拉为高电平于时间T8的延迟，约为两个栅极延迟。
在摘要中，当PLSCLKB为高电平，复用器U7的输入I2被选取，其与FBK为相同状态，及维持输出状态QB在预放电期间(即当PLSCLKB为高电平)。当PLSCLKB变为低电平，输入I1开始随即由复用器U7所选取。若TOPB估算(即变为高电平)，NOR门1013直接被驱动，造成QB变为低电平。此外，在一接着的预放电部份周期，FBK被驱动为低电平，其维持QB的状态(低电平)。当PLSCLKB变为低电平，若DATABN没有造成估算逻辑电路1002估算，则当它由选取输入S1选取变为低电平，TOPB的状态(预放电至一逻辑低电平)已显示在I1。当FBK变为低电平，QB变为高电平。所以，时钟至输出的延迟在此情况仅包含约两个栅极延迟，根据本发明，包括TOPB状态的传递(即TP1信号)，通过复用器U7，及接着FBK状态的传递，通过NOR门1013。以及更进一步加速QB的转移，在估算逻辑电路1002没有造成TOPB充电的情况下，建议使用图14的实施例1400。更明确地，藉取代反相器U3成增强型反相器U33及额外的装置N2及N3，当TOPB不能充电，N3已导通于时间T7。及当PLSCLK变为高电平，N2导通，拉FBK为低电平及通过NOR门1013驱动QB为高电平。所以，唯一的时钟至输出延迟发生在非充电的情况下，由反相器U33及NOR门1013所显示，其值得注意地相同于充电或估算情况下的显示。
因此，在TOPB不会充电的情况下，非反相P信道动态寄存器1400的实施例较能加速时钟至输出时间。
一非反相P信道动态寄存器实行一加速非充电路径，是根据本发明的一实施例，至少比迄今所提供的快上两个栅极延迟，其为QB改变状态从一低电平至一高电平的情况。在重要的时间路径中，改良的设计以减少延迟是非常有用的。如此一来，非充电路径不再是重要的延迟。由于对于非充电路径的时钟至输出的延迟会变得比对于充电路径的时钟至输出的延迟来得短，若需要缩小适当的装置，前者的延迟路径会故意变慢来符合后者的延迟。因此，节省一整体的布局空间可被实现。
虽然本发明已描述可观的细节，并参考某些较佳的版本，但其它版本和变例是可能的和可考虑的。例如，虽然本揭示预期的实行和在此描述的和MOS型式的装置有关，包含CMOS装置等等，像是，例如，NMOS及PMOS晶体管，可能应用类似的型式于不同或类似的技术和拓扑学，如双极装置等。此外本领域技术人员应体会到，他们能很快使用所揭示的观念和明确的实施例，作为设计或改变其它架构的基础，提供和本发明相同的用途，而没有背离本发明的范畴，如本发明的权利要求所定义的。
本发明要求下列的优先权于2006年8月11日提交的美国正式申请案11/463976号和11/463980号。
本申请与以下美国专利申请有关，其具有共同受让人以及共同发明人。
序号 提交日期发明名称10/640369 08/13/2003 NON-INVERTING DOMINO REGISTER11/023145 12/27/2004 NON-INVERTING DOMINO REGISTER11/251517 10/14/2005 N-DOMINO OUTPUT LATCH11/251399 10/14/2005 P-DOMINO OUTPUT LATCH11/424756 06/16/2006 N-DOMINO REGISTER WITHACCELERATED NON-DISCHARGEPATH11/424762 06/16/2006 P-DOMINO REGISTER WITHACCELERATED NON-CHARGE PATH11/251384 10/14/2005 P-DOMINO REGISTER
权利要求
1.一种非反相动态寄存器，包含一多米诺级，其根据至少一输入数据信号及一脉冲时钟讯号用以估算一逻辑函数，当该脉冲时钟信号为低电平则该多米诺级预充一预充节点为高电平，当该脉冲时钟信号变为高电平则开启一估算窗口，若该多米诺级估算则将该预充节点拉为低电平，若该多米诺级不估算则保持该预充节点为高电平；一复用器，耦合至该多米诺级，其根据该脉冲时钟讯号及该预充节点于该估算窗口期间若该预充节点变为低电平则将一回授节点拉为低电平，于该估算窗口期间若该预充节点为高电平则将该回授节点拉为高电平，其中该复用器接收一延迟的回授信号，其与该回授节点具有相同的状态，但时间落后，当该脉冲时钟信号变为低电平则该延迟回授信号被选取；以及一输出级，耦合至该预充节点及该回授节点，用以提供一输出信号，其是根据该预充节点和该回授节点的状态。
2.如权利要求1所述的非反相动态寄存器，其中上述的多米诺级包含一P信道装置，其具有一栅极以接收该脉冲时钟信号，及一漏极和一源极耦合于一源极电压和该预充节点之间；一N信道装置，其具有一栅极以接收该脉冲时钟信号，一漏极耦合至该预充节点，及一源极；以及一估算逻辑电路，耦合于地及该N信道装置的源极之间。
3.如权利要求2所述的非反相动态寄存器，其中上述的估算逻辑电路包含互补的金属氧化物半导体逻辑电路。
4.如权利要求1所述的非反相动态寄存器，还包含第一延迟逻辑电路，耦合至该预充节点及该复用器的一第一输入，用以产生一第一延迟信号，其与该预充节点具有相同的状态，但时间落后。
5.如权利要求4所述的非反相动态寄存器，还包含第二延迟逻辑电路，耦合至该回授节点及该复用器的一第二输入，用以产生该延迟回授信号。
6.如权利要求1所述的非反相动态寄存器，其中上述的脉冲时钟信号耦合至该复用器的一第一选取输入，且该脉冲时钟信号的反相信号耦合至该复用器的一第二选取输入。
7.如权利要求1所述的非反相动态寄存器，其中上述的输出级包含一与非门。
8.如权利要求1所述的非反相动态寄存器，其中上述的多米诺级、该复用器及该输出级是以一90奈米的绝缘体上硅工艺所制造。
9.一种多米诺寄存器，包含一估算电路，当一脉冲时钟信号为低电平时用来预充一第一节点，当该脉冲时钟信号变为高电平时则用来估算一逻辑函数，以控制该第一节点的一状态；一复用器电路，耦合至该估算电路，根据该脉冲时钟信号及该第一节点，于该估算窗口期间若该第一节点变为低电平则将一第二节点拉为低电平，于该估算窗口期间若该第一节点为高电平则将该第二节点拉为高电平，其中上述的复用器电路接收一回授信号的延迟信号，其是由该第二节点提供，当该脉冲时钟信号变为低电平则该回授信号的延迟信号被选取；一反相器，具有一输入耦合至该第一节点，及一输出耦合至该复用器电路的一选取输入；以及一输出电路，提供一输出信号，其是根据该第一节点和该第二节点的状态。
10.如权利要求9所述的多米诺寄存器，其中上述的估算电路包含一P信道装置，耦合至该第一节点及接收该脉冲时钟信号，当该对称时钟信号为低电平则预充该第一节点为高电平；一N信道装置，耦合至该第一节点和该P信道装置，及接收该脉冲时钟信号；以及一逻辑电路，耦合于该N信道装置和地之间，其根据至少一输入数据信号以估算该逻辑函数；其中当该脉冲时钟信号为高电平时，上述的P信道装置和N信道装置共同使该逻辑电路来控制该第一节点的状态。
11.如权利要求10所述的多米诺寄存器，其中上述的逻辑电路包含互补的金属氧化物半导体装置。
12.如权利要求9所述的多米诺寄存器，还包含第一延迟逻辑电路，耦合至该第一节点和该复用器电路的一第一输入，用以产生一预充信号的一延迟信号，由该第一节点提供。
13.如权利要求12所述的多米诺寄存器，还包含第二延迟逻辑电路，耦合至该第二节点和该复用器电路的一第二输入，用以产生该回授信号的延迟信号。
14.如权利要求9所述的多米诺寄存器，其中上述的输出电路包含一与非门。
15.如权利要求9所述的多米诺寄存器，其中上述的估算电路、该复用器电路、该反相器和该输出电路是利用一90奈米的硅绝缘体上硅工艺所制造。
16.一种暂存一逻辑函数和产生一非反相输出的方法，包含当一脉冲时钟信号为低电平时，预充一第一节点为高电平；当该脉冲时钟信号变为高电平时，估算一逻辑函数来控制第一节点的状态；当该脉冲时钟信号变为高电平时，以该第一节点的一第一延迟状态来第一控制一第二节点的状态；当该脉冲时钟信号变为低电平时，以该第二节点的一第二延迟状态来第二控制该第二节点的状态；以及根据该第一节点和该第二节点的状态来决定一输出节点的状态。
17.如权利要求16所述暂存逻辑函数和产生非反相输出的方法，其中上述估算逻辑函数来控制第一节点的状态的步骤包含当该逻辑功能估算时则将该第一节点拉为低电平，当该逻辑功能不能估算时则保持该第一节点为高电平。
18.如权利要求17所述暂存逻辑函数和产生非反相输出的方法，其中上述的第一控制步骤包含第一选取该第一节点的第一延迟状态，当作一复用器的一输出，该输出耦合至该第二节点。
19.如权利要求18所述暂存逻辑函数和产生非反相输出的方法，其中上述的第二控制步骤包含第二选取该第二节点的第二延迟状态，当作该复用器的输出。
20.如权利要求16所述暂存逻辑函数和产生非反相输出的方法，其中上述决定输出节点状态的步骤包含以一与非函数，逻辑上结合该第一节点及该第二节点的状态。
21.一种非反相动态寄存器，包含一多米诺级，其根据至少一输入数据信号及一脉冲时钟讯号用以估算一逻辑函数，当该脉冲时钟信号为高电平则该多米诺级预放一预放节点为低电平，当该脉冲时钟信号变为低电平则开启一估算窗口，若该多米诺级估算则将该预放节点拉为高电平，若该多米诺级不估算则保持该预放节点为低电平；一复用器，耦合至该多米诺级，其根据该脉冲时钟讯号及该预放节点于该估算窗口期间若该预放节点变为高电平则将一回授节点拉为高电平，于该估算窗口期间若该预放节点为低电平则将该回授节点拉为低电平，其中该复用器接收一延迟的回授信号，其与该回授节点具有相同的状态，但时间落后，当该脉冲时钟信号变为高电平则该延迟回授信号被选取；以及一输出级，耦合至该预放节点及该回授节点，用以提供一输出信号，其是根据该预放节点和该回授节点的状态。
22.如权利要求21所述的非反相动态寄存器，其中上述的多米诺级包含一N信道装置，其具有一栅极以接收该脉冲时钟信号，及一漏极和一源极耦合于地和该预放节点之间；一P信道装置，其具有一栅极以接收该脉冲时钟信号，一漏极耦合至该预放节点，及一源极；以及一估算逻辑电路，耦合于一源极电压及该P信道装置的源极之间。
23.如权利要求22所述的非反相动态寄存器，其中上述的估算逻辑电路包含互补的金属氧化物半导体逻辑电路。
24.如权利要求21所述的非反相动态寄存器，还包含第一延迟逻辑电路，耦合至该预放节点及该复用器的一第一输入，用以产生一第一延迟信号，其与该预放节点具有相同的状态，但时间落后。
25.如权利要求24所述的非反相动态寄存器，还包含第二延迟逻辑电路，耦合至该回授节点及该复用器的一第二输入，用以产生该延迟回授信号。
26.如权利要求21所述的非反相动态寄存器，其中上述的脉冲时钟信号耦合至该复用器的一第一选取输入，且该脉冲时钟信号的反相信号耦合至该复用器的一第二选取输入。
27.如权利要求21所述的非反相动态寄存器，其中上述的输出级包含一或非门。
28.如权利要求21所述的非反相动态寄存器，其中上述的多米诺级、该复用器及该输出级是以一90奈米的绝缘体上硅工艺所制造。
29.一种多米诺寄存器，包含一估算电路，当一脉冲时钟信号为高电平时用来预放一第一节点，当该脉冲时钟信号变为低电平时则用来估算一逻辑函数，以控制该第一节点的一状态；一复用器电路，耦合至该估算电路，根据该脉冲时钟信号及该第一节点，于该估算窗口期间若该第一节点变为高电平则将一第二节点拉为高电平，于该估算窗口期间若该第一节点为低电平则将该第二节点拉为低电平，其中上述的复用器电路接收一回授信号的延迟信号，其是由该第二节点提供，当该脉冲时钟信号变为高电平则该回授信号的延迟信号被选取；一反相器，具有一输入耦合至该第一节点，及一输出耦合至该复用器电路的一选取输入；以及一输出电路，提供一输出信号，其是根据该第一节点和该第二节点的状态。
30.如权利要求29所述的多米诺寄存器，其中上述的估算电路包含一N信道装置，耦合至该第一节点及接收该脉冲时钟信号，当该对称时钟信号为高电平则预放该第一节点为低电平；一P信道装置，耦合至该第一节点和该N信道装置，及接收该脉冲时钟信号；以及一逻辑电路，耦合于该P信道装置和一源极电压之间，其根据至少一输入数据信号以估算该逻辑函数；其中当该脉冲时钟信号为低电平时，上述的N信道装置和P信道装置共同使该逻辑电路来控制该第一节点的状态。
31.如权利要求30所述的多米诺寄存器，其中上述的逻辑电路包含互补的金属氧化物半导体装置。
32.如权利要求29所述的多米诺寄存器，还包含第一延迟逻辑电路，耦合至该第一节点和该复用器电路的一第一输入，用以产生一预放信号的一延迟信号，由该第一节点提供。
33.如权利要求32所述的多米诺寄存器，还包含第二延迟逻辑电路，耦合至该第二节点和该复用器电路的一第二输入，用以产生该回授信号的延迟信号。
34.如权利要求29所述的多米诺寄存器，其中上述的输出电路包含一或非门。
35.如权利要求29所述的多米诺寄存器，其中上述的估算电路、该复用器电路、该反相器和该输出电路是利用一90奈米的硅绝缘体上硅工艺所制造。
36.一种暂存一逻辑函数和产生一非反相输出的方法，包含当一脉冲时钟信号为高电平时，预放一第一节点为低电平；当该脉冲时钟信号变为低电平时，估算一逻辑函数来控制第一节点的状态；当该脉冲时钟信号变为低电平时，以该第一节点的一第一延迟状态来第一控制一第二节点的状态；当该脉冲时钟信号变为高电平时，以该第二节点的一第二延迟状态来第二控制该第二节点的状态；及根据该第一节点和该第二节点的状态来决定一输出节点的状态。
37.如权利要求36所述暂存逻辑函数和产生非反相输出的方法，其中上述估算逻辑函数来控制第一节点的状态的步骤包含当该逻辑功能估算时则将该第一节点拉为高电平，当该逻辑功能不能估算时则保持该第一节点为低电平。
38.如权利要求37所述暂存逻辑函数和产生非反相输出的方法，其中上述的第一控制步骤包含第一选取该第一节点的第一延迟状态，当作一复用器的一输出，该输出耦合至该第二节点。
39.如权利要求38所述暂存逻辑函数和产生非反相输出的方法，其中上述的第二控制步骤包含第二选取该第二节点的第二延迟状态，当作该复用器的输出。
40.如权利要求36所述暂存逻辑函数和产生非反相输出的方法，其中上述决定输出节点状态包含通过或非函数逻辑上合并该第一节点及该第二节点的状态。
全文摘要
一种非反相动态寄存器，其包含一多米诺级，一复用器，及一输出级。多米诺级根据至少一输入数据信号及一脉冲时钟讯以估算一逻辑函数；当脉冲时钟信号变为高电平时，开启一估算窗口；若进行估算则将一预充节点拉为低电平；若不能估算时，则保持预充节点为高电平。于估算窗口期间，若预充节点变为低电平则复用器将一回授节点拉为低电平；于估算窗口期间，若预充节点变为低电平则将回授节点拉为高电平。输出级耦合至预充节点和回授节点。输出级根据预充和回授节点的状态提供一输出信号。
文档编号H03K19/096GK1968018SQ20061016699
公开日2007年5月23日 申请日期2006年12月13日 优先权日2006年8月11日
发明者詹姆斯·R·隆博格, 雷蒙德·A·伯特拉姆 申请人:威盛电子股份有限公司