专利名称：：4电平逻辑解码器的制作方法
技术领域：
：本发明主要涉及多电平逻辑，尤其涉及对来自与高速串行总线结合使用的4电平逻辑数据通道的n个2比特数据进行解码的电路。
背景技术：
：高速串行总线可用于多种应用，其中包括计算机系统、计算机网络以及电信系统。其目的在于尽可能多、尽可能快、并尽可能精确地传输数据。传统数字电路仅仅使用高电平或低电平两电平一一在数据比特中对应于二进制值'r或'o'。传统数字电路的一种替换就是使用多于两电平的多电平编码数据。多电平编码使用不同的电压电平表示被传输的数据的值。例如，四个不同的电压电平被用于表示2比特信息，其中一个电平表示数字值oo，第二个电平表示数字值oi，第三个电平表示数字值10，第四个电平表示数字值11。然而，由于集成电路不断改进而由更小的电压供电所以各电平之间的电压差越来越小，于是多电平编码的使用变得非常复杂。这个问题可通过将不同的电压电平置换成使用用于编码4电平数据的时钟和1比特数据信号的附加逻辑电平来解决。在接收方，利用时钟和所述1比特数据信号，把所述4电平数据被解码成2比特数据。当前的4电平逻辑解码器使用延时单元来检测动态和静态信号之间的差异，并利用触发器来存储这些差异并相继地对所述2比特数据进行迭代，于是这使得设计很复杂。此外，延时单元的使用阻碍了使用硬件设计语言(HDL)来对解码电路的建模，从而需要人工的门电平实现和人工的定时校验。需要提供一种设计足够简单的4电平逻辑解码器从而可以使用HDL来对解码电路进行建模。
发明内容因此，本发明的一个目的是将4电平、n通道提供至简单设计的n个2比特逻辑解码器。本发明进一步的目的是将4电平、n通道提供至可用HDL对所述解码器电路进行建模的n个2比特逻辑解码器。根据本发明，提供了一种4电平逻辑解码器。所述4电平逻辑解码器包括用于接收时钟信号的时钟信号输入端口；用于接收1比特数据信号的1比特数据输入端口；以及用于接收n个4电平输入数据信号的n通道4电平数据输入端口。利用所述时钟信号和所述1比特数据信号可对所述n个4电平输入数据信号进行4电平编码。所述1比特数据信号在预定的时间间隔内至少改变一次其比特值。n个解码电路中的每个都连接到所述时钟信号输入端口、所述1比特数据输入端口、所述n通道4电平数据输入端口的一个通道、以及n通道2比特输出端口的一个通道。所述n个解码电路的每一个均包括第一和第二比较电路、门电路、和解码逻辑电路。与n通道4电平数据输入端口的一个通道和所述时钟信号输入端口进行通信的第一比较电路将所述4电平输入数据信号和所述时钟信号进行比较并且据此提供第一比较数据信号。与所述n通道4电平数据输入端口的一个通道和所述l比特数据输入端口进行通信的第二比较电路将所述4电平输入数据信号和所述1比特数据信号进行比较并且据此提供第二比较数据信号。如果所述第一比较数据信号和所述第二比较数据信号指示了作为所述4电平输入数据信号的静态值中的一个的所述4电平输入数据信号的数据比特值，那么与所述第一比较电路、所述第二比较电路、以及所述n通道4电平数据输入端口的一个通道进行通信的门电路发送所述4电平输入数据信号的静态值。与所述第一比较电路、所述第二比较电路、所述门电路、以及所述n通道2比特输出端口的一个通道进行通信的解码逻辑电路根据所述第一比较数据信号、所述第二比较数据信号、和所述静态值来产生2比特输出数据信号。所述第一和第二比较数据信号指示了代表所述时钟信号、所述1比特数据信号、和所述4电平输入数据信号静态值中的一个的所述4电平输入数据信号的数据比特值，并且所述第二比较数据信号基于在所述预定的时间间隔内至少改变一次其比特值的所述1比特数据信号。本发明示例实施例将结合以下附图进行描述，其中图1是示出了在数字设备中实现的4电平逻辑解码器的简化框图；图2是示出了根据本发明的4电平逻辑解码器优选实施例的简化框图；和图3是示出了利用根据本发明的4电平逻辑解码器进行数据处理的简化流程图。具体实施方式本发明可以通过各种修改和替换形式来进行修改，其中一些特定例子将通过附图中所示的例子的方式示出并予以详细描述。然而，应该理解的是，本发明并不限于所描述的特定实施例。相反的，本发明覆盖在所附权利要求所定义的本发明的精神和范围内所有修改、等同、和替换。传统数字电路仅仅使用高电平或低电平两电平来表示数据比特中的二进制值'1'或'0'，在这种情况下，可以用n比特来表示一个2n个比特数字。在多电平逻辑中，在单个数据通道中用于数据传输的电平数为P，而p〉2。例如，在4V电源供电的电路中，p=4，电平4V、3V、2V、和1V被用于单通道的数据传输。这使得n通道数据总线表示4n个比特数据。总之，在具有n个数据传输通道并使用p个电平的电路中，表示的值的数目为M=Pn(1)其中m是r比特二进制数，r=2log(p)n(2)不同于使用不同的电压电平，可以利用数字电路的时钟信号和1比特数据信号来引入附加逻辑电平作为编码和解码的逻辑值。图1示出了数字设备80，其具有用于接收时钟信号elk的时钟信号输入端口82、用于接收1比特数据信号din的1比特数据输入端口84、以及用于接收4电平输入数据信号din—ml的4电平数据输入端口86。时钟信号输入端口82和1比特数据输入端口84连接到4电平解码器88和诸如CPU的数字核心电路90。4电平解码器88进一步连接到4电平数据输入端口86和数字核心电路90。4电平数据与时钟信号clk和1比特数据信号din—起实际上由四个不同的逻辑电平表示_一'1，、'0，、clk、和din。利用时钟信号clk和1比特数据信号din，4电平解码器88将4电平数据变形为2比特数据以提供至数字核心电路90。类似地，不同于1个通道输入端口86，n通道输入端口可以表示4n个数值。参见图2，示出了根据本发明的4电平逻辑解码器IOO优选实施例。所述4电平逻辑解码器100包括用于接收1比特数据信号din的1比特数据输入端口102，用于接收时钟信号elk的时钟信号输入端口104，用于从例如串行数据总线接收n个4电平输入数据信号din—ml[n]的n通道4电平数据输入端口106，以及用于将n个2比特输出数据信号dout[2n]提供至诸如CPU的数字核心电路(未示出)的n通道2比特输出数据信号端口108。所述4电平输入数据包括两个静态值'T和'0'中的一个以及两个动态信号，即所述4电平输入数据信号的一个数据比特表示4电平中的一个二进制'r、二进制'o'、i比特数据信号din、和时钟信号clk。在解码之前，4电平输入数据信号din—ml[n]、1比特数据信号din、和时钟信号clk被预处理以提取4电平中的哪一比特是由所述4电平输入数据信号din一ml[n]的数据比特表示的信息。与1比特数据输入端口102和时钟信号输入端口104进行通信的除法电路110包括两个除法器112和114，例如按照反转类型连接的D触发器，它们用于处理接收到的1比特数据信号din和时钟信号clk从而使得处理后的信号在未处理过的信号的同一个脉冲边沿改变其比特值，于是脉冲的数目分别被除以2。4电平逻辑解码器100进一步包括n个并行解码电路120，每个解码电路都连接到n通道4电平数据输入端口106的n个通道中的一个并且连接到n通道2电平输出数据信号端口108的n个通道中的一个。为了简化说明，仅仅描述了所述n个解码电路120中的一个的设计。n个解码电路120的设计是完全一样的并且它们同时工作。解码电路120包括预处理电路122和解码逻辑电路138。预处理电路122包括除法器124例如按照反转类型连接的D触发器，所述除法器124用于按照类似于1比特数据信号din和时钟信号elk的方式处理接收到的4电平输入数据信号din一ml[n]。除法器124的Q输出端口连接到比较电路125，即连接到第一XOR门126的第一输入端口和第二X0R门128的第一输入端口。第一XOR门126的第二输入端口连接到除法器114的Q输出端口，而第二XOR门128的第二输入端口连接到除法器112的Q输出端口。第一XOR门126的输出端口连接到第一触发器130的D输入端口，而第二XOR门128的输出端口连接到第二触发器132的D输入端口。例如，第一触发器130和第二触发器132是图2所示的边沿触发D触发器。第一触发器130和第二触发器132的时钟信号输入端口连接到时钟信号输入端口104从而接收时钟信号clk。第一触发器130和第二触发器132的Q输出端口分别连接至解码逻辑电路138的第一和第二输入端口，同样它们还分别连接到第一AND门134的第一和第二输入端口。第一緒D门134的输出端口连接到第二AND门136的第一输入端口，而第二緒D门136的第二输入端口则连接到n通道4电平数据输入端口106的一个通道。这时，第二AND门136的输出端口连接至解码逻辑电路138的第三输入端口。在工作期间，将被除后的4电平输入数据信号din—ml[n]:与第一XOR门126内的被除后的时钟信号clk进行比较以提供第一比较信号，并与第二XOR门128内的被除后的1比特数据信号din进行比较以提供第二比较信号。如果被除后的4电平输入数据信号din一ml[n]不同于被除后的时钟信号clk而等于被除后的1比特数据信号din，那么第一比较信号将设置第一触发器130以提供指示逻辑'r的输出信号，而第二触发器132提供逻辑'0'。类似地，如果被除后的4电平输入数据信号din—ral[n]不同于被除后的1比特数据信号din，那么第二比较信号将设置第一触发器132以提供指示逻辑'1，的输出信号，而第一触发器130提供逻辑'0'。这些输出信号随后被分别发送至解码逻辑电路138的第一和第二输入端口从而据此并根据例如下面的表格l所示的解码逻辑产生2比特数据信号。当被除后的4电平输入数据信号din—ral[n]与被除后的时钟信号clk和被除后的1比特数据信号din两者都不相同时，触发器130和132两者都被设置成提供逻辑"，。在这种情况下，第一AND门135产生逻辑'1，提供到第二AND门136的第一输入端口。与4电平输入数据信号din—ml[n]—起在第二输入端口被接收，当4电平输入数据信号din—ml[n]表示了逻辑'1，，那么第二AND门136产生逻辑'1，；而当4电平输入数据信号din—ml[n]表示了逻辑'0'，那么第二AND门136产生逻辑'0';随后这个数据被发送至解码逻辑电路138的第三输入端口。根据在第一和第二输入端口接收到的信号，解码逻辑电路138按照表格1所示产生2比特二进制信号。<table>tableseeoriginaldocumentpage13</column></row><table>表格1当从触发器130和132接收到的信号不同时，解码逻辑电路138根据触发器130和132中的哪一个提供逻辑'r来产生'oo，或'or。当两个触发器都提供逻辑'T时，解码逻辑电路138根据在第三输入端口接收到的逻辑值产生'io'或'ir。用于实现表格i中的逻辑真值表的逻辑电路在本领域中是已知的。为了确保4电平逻辑解码器ioo正确地工作，在预定的时间间隔内即在使用2比特输出数据信号dout被之前，l比特数据信号din需要至少从'o'到'r地改变一次，或者反之亦然。否则，4电平逻辑解码器100不可能在1比特数据信号din和静态值'0'或'r之间进行区分。如果输出信号在时钟信号clk的m个周期以后被采用，那么din上的m比特数据仅仅可以表示2m-(m+l)个值。例如，当m=4，din上不允许的值为{1111}、{1110}、{1100}、{1000}、和{0000}，这是因为din不会为这些值而改变。排除了不允许的(m+l)个值并不在din为串行输入的应用中产生实质的设计限制。为了正确区分静态值<1'和'0'以及动态值clk和din，4电平逻辑解码器100需要clk上的p个时钟脉冲，其中p为din不从'0'变为时的最大时钟脉冲数，反之亦然。这个等待时间完全处于典型的高速串行总线应用的限制之下。参见图3，图中示出了利用根据本发明的4电平逻辑解码器100对4电平输入数据信号进行解码的简化流程图。参见框10，接收到n个4电平输入数据信号、时钟信号、和1比特数据信号，其中n至少为1。利用所述时钟信号和所述1比特数据信号对所述4电平输入数据信号进行4电平编码。另外，1比特数据信号在预定的时间间隔内至少改变一次其比特值。一旦接收，n个4电平输入数据信号中的每一个、时钟信号、和1比特数据信号分别由除法器124、114、和112处理，于是处理过的信号在未处理过的信号的同一个脉冲边沿改变其比特值，这就导致脉冲数除以2。利用比较电路125的X0R门126，4电平输入数据信号的每一个与时钟信号相互比较，并且据此为4电平输入数据信号的每一个提供了第一比较数据信号一一框20。同时，利用XOR门128，4电平输入数据信号与1比特数据信号相互比较，并且据此为4电平输入数据信号的每一个提供了第二比较数据信号一一框30。利用触发器130和132，根据第一和第二比较数据信号，分别为4电平输入数据信号的每一个产生了第三和第四比较数据信号一一框40。根据已知的1比特数据信号在预定的时间间隔内至少改变一次其比特值，第三和第四比较数据信号指示的所述4电平输入数据信号的比特值代表了所述时钟信号、所述1比特数据信号、和所述4电平输入数据信号静态值中的一个。参见框50，对于4电平输入数据信号的每一个，第三和第四比较数据信号被提供到相应的解码逻辑电路138。如果第三和第四比较数据信号指示的所述4电平输入数据信号的数据比特值是4电平输入数据信号静态值中的一个一一框60——则利用AND门134和136把静态值提供至解码逻辑电路138——框70。解码逻辑电路138随后根据第三和第四比较数据信号中的一个以及静态值产生2比特输出数据信号一一框80。如在优选实施例中所示，4电平逻辑解码器100可由仅包括用于在提供至解码逻辑电路138之前预处理n个4电平输入数据信号din—ml[n]的3n+2个触发器、2n个X0R门、和2n个A固门的简单设计实现。这是通过在所述1比特数据信号din上开发较小的限制实现的，这种限制在高速串行总线的设计中可以很容易地克服，从而产生完全同步电路。没有延时单元的4电平逻辑解码器很有优势，它允许使用HDL来对电路进行建模，从而消除了人工的门电平实现和人工的定时校验的需要，从而确实地降低了设计时间和成本。此外，4电平逻辑解码器100可以很容易地利用尺寸远小于包括延时单元的解码器的电路来实现。由于利用了简单逻辑器件和很小的尺寸，制造成本大大降低。优选地，所有器件都集成在单个半导体芯片上，其通过使用与n个解码电路120同样设计的器件而变得方便，这样就要求完全一样的制造步骤。例如，4电平逻辑解码器100在与I2C串行总线相结合时尤其有利。可以通过这样的方式实现具有4"个可选从设备地址的I2C串行总线从设备提供在数据比特上代表了两个静态值'l'和'0'中的一个或者代表了两个动态值I2C时钟信号scl和I2C串行输入sda中的一个的4电平输入数据信号din—ml[n]。知道了系统对高速串行总线和数字核心电路的要求，就可以通过执行存储在存储介质中的基于以上描述的指令在计算机上设计出4电平逻辑解码器100。根据本发明的4电平逻辑解码器100的实现已经利用优选实施例予以说明，但是显然的是，本发明并不限于此。存在利用逻辑器件并基于所知的1比特数据信号在预定的时间间隔内至少改变一次其比特值来实施所述预处理电路的多种可能性。此外，所述4电平逻辑解码器100的预处理电路很容易适用4电平输入数据信号的不同编码方案。本发明的多种其它实施例在不偏离由所附权利要求限定的本发明的精神和范围的情况下对于本领域技术人员而言是明显的。权利要求1.一种对4电平输入数据信号进行解码的方法，其包括步骤接收(10)n个4电平输入数据信号、时钟信号、和1比特数据信号，其中n至少为1，利用所述时钟信号和所述1比特数据信号对所述输入数据信号进行4电平编码，所述1比特数据信号在预定的时间间隔内至少改变一次其比特值；把所述n个4电平输入数据信号的每一个和所述时钟信号进行比较(20)，从而据此为所述n个4电平输入数据信号的每一个提供第一比较数据信号；把所述n个4电平输入数据信号的每一个和所述1比特数据信号进行比较(30)，从而据此为所述n个4电平输入数据信号的每一个提供第二比较数据信号；利用所述第一比较数据信号和所述第二比较数据信号并且基于在预定的时间间隔内至少改变一次其比特值的所述1比特数据信号，为所述n个4电平输入数据信号的每一个确定(40)所述4电平输入数据信号的数据比特值是否表示了所述时钟信号、所述1比特数据信号、和所述4电平输入数据信号的静态值中的一个；并且利用解码逻辑电路根据所述确定的数据比特值表示为所述n个4电平输入数据信号的每一个产生(80)2比特输出数据信号。2.如权利要求1所述的对4电平输入数据信号进行解码的方法，其包括对所述时钟信号、所述1比特数据信号、和所述n个4电平输入数据信号的每一个进行处理，使得处理过的信号在未处理过的信号的同一脉冲边沿改变其比特值，从而脉冲的数目被除以2。3.如权利要求1和2之一所述的对4电平输入数据信号进行解码的方法，其包括根据所述第一比较数据信号和所述第二比较数据信号产生第三比较数据信号和第四比较数据信号，所述第三比较数据信号和所述第四比较数据信号指示的所述4电平输入数据信号的数据比特值表示了所述时钟信号、所述1比特数据信号、和所述静态值中的一个。4.如权利要求3所述的对4电平输入数据信号进行解码的方法，包括将所述第三比较数据信号和所述第四比较数据信号提供给所述解码逻辑电路(138)。5.如权利要求1到4之一所述的对4电平输入数据信号进行解码的方法，包括将所述4电平输入数据信号的所述静态值提供给所述解码逻辑电路(138)。6.如权利要求4和5之一所述的对4电平输入数据信号进行解码的方法，其中利用所述第三比较数据信号和所述第四比较数据信号产生所述2比特输出数据信号。7.如权利要求5和6之一所述的对4电平输入数据信号进行解码的方法，其中利用所述4电平输入数据信号的所述静态值产生所述2比特输出数据信号。8.—种4电平逻辑解码器，包括用于接收时钟信号的时钟信号输入端口(104);用于接收1比特数据信号的1比特数据输入端口(102)，所述1比特数据信号在预定的时间间隔内至少改变一次其比特值；用于接收n个4电平输入数据信号的n通道4电平数据输入端口(106)，其中n至少为1，利用所述时钟信号和所述1比特数据信号可对所述n个4电平输入数据信号进行4电平编码；以及n个解码电路(120)，所述n个解码电路中的每个都连接到所述时钟信号输入端口(104)、所述1比特数据输入端口(102)、所述n通道4电平数据输入端口(106)的一个通道、以及n通道2比特输出端口(108)的一个通道，其中所述n个解码电路(120)的每一个均包括与n通道4电平数据输入端口(106)的一个通道和所述时钟信号输入端口(104)进行通信的第一比较电路(126,130)，所述第一比较电路用于将所述4电平输入数据信号和所述时钟信号进行比较，并且据此提供第一比较数据信号；与所述n通道4电平数据输入端口(106)的一个通道和所述l比特数据输入端口(102)进行通信的第二比较电路(128，132)，所述第二比较电路用于将所述4电平输入数据信号和所述1比特数据信号进行比较，并且据此提供第二比较数据信号；与所述第一比较电路(126，130)、所述第二比较电路(128，132)、以及所述n通道4电平数据输入端口(106)的一个通道进行通信的门电路(134，136)，如果所述第一比较数据信号和所述第二比较数据信号指示了作为所述4电平输入数据信号的静态值中的一个的所述4电平输入数据信号的数据比特值，那么所述门电路发送所述4电平输入数据信号的静态值；以及与所述第一比较电路(126，130)、所述第二比较电路(128，132)、所述门电路(134,136)、以及所述n通道2比特输出端口(108)的一个通道进行通信的解码逻辑电路(138)，所述解码逻辑电路用于根据所述第一比较数据信号、所述第二比较数据信号、和所述静态值来产生2比特输出数据信号，其中所述第一和第二比较数据信号指示了代表所述时钟信号、所述1比特数据信号、和所述4电平输入数据信号静态值中的一个的所述4电平输入数据信号的数据比特值，并且所述第一和第二比较数据信号基于在所述预定的时间间隔内至少改变一次其比特值的所述1比特数据信号。9.如权利要求8所述的4电平逻辑解码器，包括插入在所述时钟信号输入端口(104)和所述n个解码电路(120)之间的第一除法器(114)，所述第一除法器(114)用于处理所述时钟信号，使得处理过的信号在未处理过的信号的同一脉冲边沿改变其比特值；插入在所述1比特数据输入端口(102)和所述n个解码电路(120)之间的第二除法器(112)，所述第二除法器(112)用于处理所述1比特数据信号，使得处理过的信号在未处理过的信号的同一脉冲边沿改变其比特值；以及第三除法器(124)，所述第三除法器布置在所述解码电路(120)的每一个内并且与n通道4电平数据输入端口(106)、所述第一比较电路(126，130)和所述第二比较电路(128，132)进行通信，并且所述第三除法器用于处理所述4电平输入数据信号，使得处理过的信号在未处理过的信号的同一脉冲边沿改变其比特值。10.如权利要求9所述的4电平逻辑解码器，其中所述第一、所述第二和所述第三除法器(114，112，124)是触发器。11.如权利要求IO所述的4电平逻辑解码器，其中所述第一、所述第二和所述第三除法器(114，112，124)是按照反转类型连接的D型触发器。12.如权利要求9到11之一所述的4电平逻辑解码器，其中所述第一比较电路包括第一X0R门(126)，其第一输入端口连接到所述第一除法器(114)的Q输出端口，而第二输入端口连接到所述第三除法器(124)的Q输出端口；并且其中所述第二比较电路包括第二X0R门(128)，其第一输入端口连接到所述第二除法器(112)的Q输出端口，而第二输入端口连接到所述第三除法器(124)的Q输出端口。13.如权利要求12所述的4电平逻辑解码器，其中所述第一比较电路包括第一触发器(130)，其D输入端口连接到所述第一X0R门(126)的输出端口，时钟信号端口连接到所述时钟信号输入端口(104)，Q输出端口连接到所述解码逻辑电路(138)的第一输入端口；并且其中所述第二比较电路包括第二触发器(132)，其D输入端口连接到所述第二X0R门(128)的输出端口，时钟信号端口连接到所述时钟信号输入端口(104)，Q输出端口连接到所述解码逻辑电路(138)的第二输入端口。14.如权利要求13所述的4电平逻辑解码器，其中所述第一触发器(130)和第二触发器(132)是D触发器。15.如权利要求13和14之一所述的4电平逻辑解码器，其中所述门电路包括第一認D门(134)，其第一输入端口连接到所述第一触发器(130)的Q输出端口，而其第二输入端口连接到第二触发器(132)的Q输出端口；和第二緒D门(136)，其第一输入端口连接到所述4电平数据输入端口(106)，其第二输入端口连接到所述第一AND门(134)的输出端口，而其输出端口则连接到所述解码逻辑电路(138)的第三输入端口。16.—种含有数据存储其中存储介质，所述数据用于在被执行时产生4电平逻辑解码器集成电路设计，所述4电平逻辑解码器集成电路包括用于接收时钟信号的时钟信号输入端口(104);用于接收1比特数据信号的1比特数据输入端口(102)，所述1比特数据信号在预定的时间间隔内至少改变一次其比特值；用于接收n个4电平输入数据信号的n通道4电平数据输入端口(106)，其中n至少为1，利用所述时钟信号和所述1比特数据信号可对所述n个4电平输入数据信号进行4电平编码；以及n个解码电路(120)，所述n个解码电路中的每个都连接到所述时钟信号输入端口(104)、所述l比特数据输入端口(102)、所述n通道4电平数据输入端口(106)的一个通道、以及n通道2比特输出端口(108)的一个通道，其中所述n个解码电路(120)的每一个均包括与n通道4电平数据输入端口(106)的一个通道和所述时钟信号输入端口(104)进行通信的第一比较电路(126，130)，所述第一比较电路用于将所述4电平输入数据信号和所述时钟信号进行比较，并且据此提供第一比较数据信号；与所述n通道4电平数据输入端口(106)的一个通道和所述l比特数据输入端口(102)进行通信的第二比较电路(128，132)，所述第二比较电路用于将所述4电平输入数据信号和所述1比特数据信号进行比较，并且据此提供第二比较数据信号；与所述第一比较电路(126，130)、所述第二比较电路(128，132)、以及所述n通道4电平数据输入端口(106)的一个通道进行通信的门电路(134，136)，如果所述第一比较数据信号和所述第二比较数据信号指示了作为所述4电平输入数据信号的静态值中的一个的所述4电平输入数据信号的数据比特值，那么所述门电路发送所述4电平输入数据信号的静态值；以及与所述第一比较电路(126，130)、所述第二比较电路(128，132)、所述门电路(134，136)、以及所述n通道2比特输出端口(108)的一个通道进行通信的解码逻辑电路(138)，所述解码逻辑电路用于根据所述第一比较数据信号、所述第二比较数据信号、和所述静态值来产生2比特输出数据信号，其中所述第一和第二比较数据信号指示了代表所述时钟信号、所述1比特数据信号、和所述4电平输入数据信号静态值中的一个的所述4电平输入数据信号的数据比特值，并且所述第一和第二比较数据信号基于在所述预定的时间间隔内至少改变一次其比特值的所述1比特数据信号。全文摘要本发明涉及用于将n个4电平输入数据信号解码成n个2比特信号的4电平逻辑解码器。4电平逻辑解码器包括n个解码电路(120)，其中每个解码电路均包括用来所述将4电平输入数据信号与时钟信号和1比特数据信号进行比较的比较电路(125)。根据比较结果，所述4电平输入数据信号中代表了时钟信号、1比特数据信号、和所述4电平输入数据信号静态值之一的数据比特值的信号被提供至解码逻辑电路(138)。根据这些信号，所述解码逻辑电路(138)随后产生2比特输出数据信号。利用可由HDL建模的简单逻辑器件电路，所述4电平逻辑解码器可很容易地实现。文档编号H03M5/20GK101228698SQ200680026581公开日2008年7月23日申请日期2006年7月21日优先权日2005年7月22日发明者罗伯特·赫勒伊申请人:Nxp股份有限公司