专利名称：不使用pll产生串行时钟的方法和装置的制作方法
不使用PLL产生串行时钟的方法和装置发明领域本发明涉及数据传输，尤其涉及逐位地串行化和发送具有嵌入 式数据字边界的数据字和位时钟。
背景技术：
图1以框图形式说明一种已知串行器(serialize"。并行数据 字10使用字时钟14加载到緩沖寄存器12中。字时钟14也供给到 相位锁定环路(PLL)或延迟锁定环路(DLL) 16，在下文PLL将 用来指PLL和DLL。 PLL产生加载移位寄存器20并且随后将移位 寄存器20中的数据通过电缆或传输线驱动器22逐位串行移出的位 时钟18。逐位移出数据的位时钟18由PLL保持与字内位的位置同 步。连同来自驱动器22的串行位一起，字时钟24经由驱动器26输 出。接收器将能够通过经由字时钟参考位流识别串行数据流的开始 和结尾。图2显示将位解串以形成字的接收器电路。串行数据30输入到 移位寄存器32。字时钟34输入到PLL 36,其产生由PLL同步到字 中位的位置的位时钟38。使用该同步，位时钟38适当地将位流加载 到移位寄存器32中。当字已经由移位寄存器32接收时(如从字时 钟确定)，PLL输出将移位寄存器32中的并行数据加载到緩冲寄存 器42中的时钟40。字数据44以并行形式就绪以供接收系统中使 用。图1和2包含保存待发送的字或刚刚接收到的字的緩冲寄存 器。在加载下一个字之前，緩冲器允许几乎全部时间用于待发送或 接收的字。完成这些任务的逻辑和时序是众所周知的。但是，緩沖 寄存器不是必需的，并且如果不使用，则待发送的字和接收到的字必须在位时间期间加载。再次，这种设计在本领域中众所周知。图3显示使用如图1中所示的串行器(serializer)和如图2中所示的解串器(de-serializer )的完整双向系统。注意存在八个数据 线和单个时钟输入到每个串行器和从每个解串器输出。串行器与解串器之间的数据和时钟线典型地是每个使用两个导体的差分信号。图3的串行器/解串器每个包含在这种器件中公用的PLL。但 是，PLL消耗显著的功率、复杂、需要很长的锁定时间，以及占据 相当大的芯片有效面积。省去PLL将是有利的。图4显示说明数据字的串行发送的一般时序图。字时钟60供给 到产生同步位时钟62的PLL,字时钟60必须发生得足够经常以供 PLL保持锁定。数据位使用字时钟边沿加栽到移位寄存器中。然 后，移位寄存器中的数据位由位时钟62串行移出。在图4中，八位 的字在位时钟62的上升沿移出。类似的操作适用于串行数据的接收。在图2中，字时钟34被接 收并施加到产生用来将数据位加载到接收移位寄存器中的同步(到 字时钟)位时钟的PLL 36。当时钟使得数据位发送和接收时，数据 位必须稳定。时间延迟设计到这种系统中以实现这一点，如本领域 中已知的。在所示情况下，数据位同步地发送，其中下一个字的第 一位直接在前一个字的最后一位之后发送。在其他实例中，数据可 以典型地使用框住数据位的开始和停止位异步地发送。在同步和异 步情况下，必须使用系统装置，如本领域中众所周知的，以准备发 送器和接收器适当地发送和接收数据。而且，安排系统发送数据， 然后在发送之后，接收数据；而其他系统可以同时地发送和接收。 前者称作半双工而后者称作全双工。再次，系统设计者理解这种系统的限制和需求以适当地发送和接收数据。接收系统必须能够从串行位流中区分数据位和字边界是不言自 明的，如上面讨论的。Knapp的美国专利4,841,549使用位时钟发送 串行数据。在该申请中，与数据位一起行进的位时钟通过可重触发 而接收；单触发。当发送器创建字边界时，不发送位时钟。接收器单触发超时，并且下一个丢失的位时钟解释为字边界。在这种情况 下，必须小心地设置可重触发的单触发以接收位时钟以便触发和适 当地超时。该方法由需要建立准确的单触发以及使用不能改变的设定位时钟而限制。本发明使用与Knapp专利相比较不同的方法和电 路，并且本发明在它的申请中并不如此受限。通常，传送串行数据提供运行在发送和接收系统之间的电缆仅 需要具有几个信号(如果差分信号， 一个数据对和一个时钟对)载 线(当然，如果不是差分的，可以使用公用回线)的优点。相反 地，在电缆上并行地发送数据需要字中每位的线驱动器，以及至少 一个时钟驱动器。这些并行驱动器消耗高功率并且输出产生显著系 统噪声的高电流。在不使用电缆或传输线，但是并行数据在集成电路封装之间发 送的应用中，那些封装上的许多引脚必须为并行数据的每位而留 出。在使用六十四和一百二十八位的较新设计中，封装上可用的引 脚变成设计限制。较大的封装和球形网格阵列以及在封装的整个底 面上提供引脚的其他封装解决该问题。但是，问题持续。可能遭受 这些限制的应用实际上包括具有复杂显示的所有计算系统，例如蜂 窝式电话、台式和膝上型计算机、电子游戏、具有片外存储器的计 算系统、满足大容量存储器的任何计算系统，以及电子仪器、监控 和控制装备。到目前为止，串行化和解串数据需要使用复杂且电源芯片空间 和时间昂贵的PLL，如上面讨论的。如果去除这些限制，串行化和 解串将获得更大的赞同。发明内容本发明提供一种证明低功率耗散和用于串行发送数据的有效单 元片(die)尺寸电路的方法和装置。它也通过消除设计PLL的复杂 性，同时消除P L L所需的锁定时间来减少设计时间。本发明包括用于输出串行数据位以及限定或框住或设置数据字边界的时钟电路。VCO (压控振荡器)在接收到允许(enable)信 号时立即开始并且输出具有响应控制输入信号的频率的时钟脉冲。 上电时，DC控制输入到VCO，并且VCO输出频率设计成高于保持 数据位完整性所需水平的设定水平。测量VCO时钟频率并且与设定 水平比较，并且如果时钟频率高于设定水平，减小DC控制输入以 降低VCO频率。如果时钟频率低于设定水平，提高DC控制输入以 加速时钟频率。在实际应用中，传送串行数据的系统必须找到数据字的开始和 结尾。该结尾位于发送一个字的最后数据位之后以及发送第二个字 的第一个数据位之前。在一种优选实施方案中，数据字的该结尾， 如果由位时钟形成，不具有逻辑电平转换，而在数据位线上存在逻 辑电平转换。如果在检测到数据字边界之后，仅仅丢弃位的另外数 据位(可能存在几个数据转换)。在另一种优选实施方案中，存在来自VCO时钟时序比较器的 两个输出。 一个是加速信号而另一个是减速信号。这些信号发送到 D/A电路系统，其中DC控制输出分别升高或降低。在另 一种说明性实例中，高时钟和低时钟阈值构造到控制电路 系统中。在该实例中，在VCO频率改变之前，来自位时钟计数器的 高和低计数器值必须越过阈值。本领域技术人员应当理解，虽然下面的详细描述将参考说明性 实施方案、附图以及使用方法而进行，但是本发明并不打算局限于 这些实施方案和使用方法。相反地，本发明具有广阔的范围并且打 算仅如附加权利要求中陈述地限定。
发明描述下面参考附随附图，其中图1， 2和3是现有技术串行器和解串器的框图示意图；图4是典型现有技术时序图；图5是包含本发明的系统的框图；图6是时钟控制电路的框图；图7是使用图6电路的时钟系统的示意框图；图8是显示数据字边界的时序图；图9是包含本发明的另一个说明性电路框图；图IO是控制信号的时序图；图ll是显示VCO的起始控制的电路/框图；图12是显示字加载的电路；图13是说明字边界的时序图；以及图14是说明字/数据时序和控制的示意电路。
具体实施方式
本领域中专业人员知道图5中说明的系统的许多变化是可能 的。下面的描述是说明性的并且本领域中那些专业人员将知道或开 发可以有利地使用本发明的其他配置。图5显示实际上可能是任何电子系统的计算机系统92和92，， 其中并行数据可用于读出或写入。也就是，除了通常的计算机系统 之外，照相机电子设备、存储器电子设备、键盘、扫描器、打印 头、无线通信等是可以使用本发明的本领域中已知的其中这种系 统。可以使用本发明的大多数实际系统将典型地使用"握手"信号指 示数据接收器或发送器的状态。但是， 一些系统可以简单地以固定 速率连续地发送数据而不使用任何握手。例如，握手信号可以用来 控制哪个系统正在发送以及哪个系统正在接收。下面的描述集中于 串行数据传送，而不管状态"握手"。但是，应当理解，握手可以与 本发明 一起或可以不与本发明 一起使用。计算机系统92经由并行数据端口或连接器与串行器/解串器90 接口。项目90的串行器部分串行化并行数据并且将它发送到90'的 解串器部分，在那里该数据被解串并且由计算机系统92，并行地读 出。数据可能以类似方式从计算机系统92'传送到92，如由方向逆转的握手信号控制的。在一种优选实施方案中，90中可能仅存在串行 器并且90'中仅存在解串器。但是，在大多数应用中，如所示，串行 器和解串器在系统90和90'中都存在，并且通信将在两个方向上发 生。并行接口 96和96'具有通常排列在双向总线中的并行数据，緩 沖器依赖于数据的方向而启用。并行接口也显示两个一般控制线， WORD LOAD (字加载)和RDY (就绪)98和98，。如所示，这些 线不具有方向符号，因为它们可能在计算机系统或串行器/解串器中 发起。在一种实施方案中，当RDY (就绪)为真时，计算机系统92 将使用WORD LOAD (字加载)信号将下一个字加栽到串行器/解串 器中。但是，在另一种方案中，在发送数据字之后，串行器可能断 言WORD LOAD (字加载)信号以在来自计算系统92的新的并行 字中选通。计算系统然后将使用WORD LOAD (字加载)带来下一个将要串行化的字。当计算机系统92或92'正在接收来自解串器的并行数据字时， RDY (就绪)线可以用作数据字在数据线96上可用的指示。但是， 在另一种方案中，RDY (就绪)信号可以用来选通到计算机系统中 的数据。例如，如果数据直接进入存储器系统，RDY(就绪)信号 可以在数据字中选通并且也递增地址计数器以使得存储器指向下一 个位置。在下面的描述中，RDY (就绪)和WORD LOAD (字加 载)信号可以使用容易理解为功能上等价的其他首字母缩写词描 述。注意在图5中，在本发明的串行器/解串器90和90'中没有PLL 电路系统。此外，不存在供给到串行器/解串器中用于提供锁定参考 的任何参考或其他时钟或定时信号。如下面描述的，串行器/解串器接收二时钟:生器。本发明^用提供与串行化数据一起在两个系统 90和卯'之间行进的位时钟的时钟发生。该位时钟典型地将具有从数 据边沿延迟(在发送器或接收器)的边沿，使得位时钟边沿限定数据位的稳定部分，以便将没有错误的串行位加栽到接收寄存器中。如上所述，可能存在图5的一般框图的操作和使用的许多其他 变化，并且本发明可以用来在这些许多应用中有利。实施方案包括 下面独立的方案a)单方向串行器；b)单方向解串器；c)双向数 据线；d)双向位时钟线；e)单向位时钟线；f)单向数据线；g)握 手；h);无握手；i)外部字加载发生；j)内部字加栽发生；k)自 由运行同步脉冲发生；l)选通脉沖发生；m)由字加栽信号开始串 行化以及n)由数据中的变化开始串行化。这些实现描述为"独立的" 指本领域技术人员实际上能够相对于其他方案使用枚举方案的任何 一种，当然除了方案相互排斥的情况(例如使用握手或不使用)之外。图6是本发明的时钟电路实施方案的说明性框图。VCO 140由 选通142启用并且产生时钟输出144。时钟输出144的频率取决于控 制输入up/dn 146的DC电压值。使用本发明的系统设计用于以比保 持数据完整性所必需的频率稍微，但是可靠地较高频率传送串行化 数据。因为VCO对DC控制电压146起反应，该电压初始地设置为 保证VCO输出以该较高频率开始的电平。在实践中，选通142由反 相器链路延迟148从而保证图6的电路的剩余逻辑的适当操作。典 型地，竟态条件和竟争边沿由这些延迟消除，但是本领域技术人员 已知的其他电路措施可以用来保证适当的电路操作。在说明性实施 方案中，选通加载用于发送的数据字，并且该字的时钟输出信号144 在四位二进制计数器150中计数。当数据字已经发送时，计数器150 的输出供给到保持寄存器152。寄存器输出供给到VCO中心D/A转 换器154。 D/A转换器的初始输出偏移或另外安排以输出连接到 VCO的控制输入146的DC电压。在图6实施方案中，选通允许 (enable) VCO输出时钟输出144并且允许计数器150开始计数时 钟信号或脉沖。在字发送之后，选通1从计数器加载寄存器152并 且选通2允许(enable) D/A转换器接受寄存器输入。如果寄存器输 入指示计数太高，146的up/dn DC电平将降低以便降低时钟输出144的频率，并且如果计数太低，up/dn电平146将升高以便加速用 于发送下一个数据字的时钟输出信号144。在一种优选实施方案中，计数器150是四位计数器，寄存器 152保存四位，并且项目154包含八位D/A。在该实施方案中，D/A 的输出初始地居中于它的DC输出范围的大约1/2。在该初始电平， VCO 140频率设计为大约422 MHz。所以当计数器包含计数值8 (大约它的四位范围16的1/4)，并且该计数已经传送到寄存器然后 D/A时，该电平指示已经处理了全部八位，其中D/A输出保持在它 的初始中心值并且VCO输出422 MHz。八位D/A使用粒度选择， 使得计数器150输出中两位上或下的值将导致VCO频率分别从大约 435 MHz的高值到大约410 MHz的低值变化。在该应用中，最小频 率(保证没有位因太低的时钟而丢失)是400 MHz，并且422 MHz 的VCO中心频率设计成在从将导致来自VCO的400 MHz的计数+3 的计数。如果计数降低到+2计数以下，D/A输出升高以更快地驱动 VCO。在该实施方案中，VCO保持在大约410-435 MHz的范围内， 并且发送和接收电路设计成接受该范围内的传输。典型地，但没有显示，上电重新启动信号将146的DC电平带 到设计的中心电平，因此当选通142发生时，时钟将准备好输出。 这些示意框图对于本领域技术人员众所周知。图7是使用图6中所示构造的本发明优选实施方案200的框 图。振荡器204设计成以比所需频率快的频率开始，如上所述。计 数器160通过计数位跟踪振荡器频率。在指定时间，计数器内容160 供给到字边界发生器162和寄存器，VCO中心D/A转换器152， 154。在选通时间，D/A的输出UP/DN 146将从它的中心点升高或降 低并且使得VCO 140分别加速或减速，如上所述。接收系统设计成 丢弃碰巧在字边界检测期间的任何数据位。在本实例中，发送和接收系统必须能够使用比指定频率高大约15%的位时钟频率可靠地操作。图7包括如下面图8中添加字边界到位时钟输出164的字边界12发生器162。在本实例中，字边界将由在一个、两个或多个期望位时 间上不具有逻辑转换的位时钟确定，而在数据位输出上至少存在一 个逻辑转换。字边界发生器162提供位时钟发生器/计数器和数据位 输出，以产生形成数据字166边界所必需的BIT CLK (位时钟) 164和数据位。图8说明由本发明的时钟电路系统输出的，并且如上面列出的 包含的相关专利申请中描述的位时钟和数据字时序。本发明串行时 钟发生需要如图8中所示检测数据位和字边界的接收器。注意，字 边界(182， 182，)显示为八个数据位( 一个字节)结尾的两位。在 实践中，字边界中实际上可能存在任意数目的位(其被丢弃)，并 且描述的字边界可以设计成在开始，结尾或者分散在字数据位中。 在检测到字边界之后接收的位将被存储然后组装，并且这种设计将 对于本领域技术人员已知。在图8中，存在形成一个字的八个数据位180。字边界显示为 部分182,其两位长并且紧跟在八位字之后。BIT CLK (位时钟) 164与串行数据166并行地在电缆上行进。BIT CLK (位时钟)164 具有限定字的每个串行位的脉沖或边沿。在图8中，正向或负向 BIT CLK (位时钟)164边沿可以由接收器(解串器)使用以接收 数据位到寄存器中。如本领域技术人员已知的，解串器接收器可能 形成延迟或者另外限制数据位流和/或BIT CLK (位时钟)从而保证 数据位的适当接收。但是，注意在字边界182期间，BIT CLK (位 时钟)164没有显示边沿，但是在数据位线上存在逻辑转换168， 168'。根据本发明制造的BIT CLK (位时钟)发生器164通过在数 据线上逻辑转换存在的情况下BIT CLK (位时钟)逻辑转换的不存 在指示字边界。可能存在丢弃的另外数据位转换。解串器或其他接 收器将利用该不存在特征隔离数据位流中的每个数据字。这种接收 器在上面引用的专利申请中描迷，在此引用作为参考。图9 i兌明本发明的另一种优选实施方案200。这里，选通202 将数据字位206加栽到保持寄存器208中。选通202开始VCO 204并且启用位时钟计数器210。延迟的选通(没有显示)可以用于电路 块中的定时信号。如上所述，VCO输出比保证数据完整性所需的时 钟更快的快时钟212。每个数据字根据图8中所示的时序使用位时钟 164发送。在该实施方案中，字边界发生器216逻辑地强迫位时钟 164在字边界期间处于逻辑恒定高或低。字边界发生器216也引起串 行数据线186上的逻辑电平转换(低到高或高到低)，在该实施方 案中，寄存器217保存位时钟计数器值，并且两个逻辑比较器218 和220比较寄存器值与高阈值(#bits+4)和低阈值(补its+2)。髓s 是D/A 230输出保持VCO处于稍微高于必需频率的初始频率的控制 DC值的设定点。如果寄存器值大于高值，VCO频率需要减慢并且 减速信号224产生并发送到D/A。 D/A 230降低控制DC电压并且 VCO频率减小。类似地，如果寄存器值太低，加速信号226产生， 并且经由D/A， VCO频率增加。图10说明为图6-8描述的本发明实施方案的特定时钟/数据输 出。振荡器204的快时钟输出212设计成总是以比所需频率快的频 率开始。在该实例中，当以465 MHz首次启用时快时钟开始。不断 言加速信号226而断言减速信号224。如图中所示，快时钟均匀地减 速到422 MHz,在那里它保持稳定。在该特定实施方案中，到204 的减速和加速信号的净结果是驱动VCO的控制电压(或电流) 250。如所示，较高的控制电压250指示大约+1.4 V的dn信号降低 到大约+l.lV，指示六秒时间段上的稳定信号。如果时钟减速，控制 电压将降低到+1.1 V以下，并且up信号将产生并且加速信号将增 加。再次，稳定点将在+1.1 V处到达。下面的正文描述本发明的特定，但是非穷举的优选实施方案。 图11显示启用的VCO振荡器300。这里，当EN信号302为 真时，振荡器将输出一连串脉沖OUT 306 ，其频率取决于 CONTROL (控制)输入DC电压330的值。在一种实施方案中， VCO可以是反相器与Schmitt触发器的环形电路，滞后作用由 CONTROL (控制)电压控制。允许脉冲EN 302在数据字已经输入到移位寄存器中用于从计算系统发送时同时发生。如果通过每个反相器的延迟是大约0.5 nsec，振荡频率将是大约500 MHz。关于本发 明，不存在等待PLL锁定的延迟。图12说明将位时钟脉沖同步到加载用于发送的新字的信号的电 路。OUT1是自由运行的时钟信号，比方说例如图10的OUT信 号。D触发器350不响应，直到EN1变成真。在下一个OUT1脉 冲，触发器350置位并且通过NOR门352的反馈路径保持触发器 350的置位状态。在触发器350置位之后，随后的OUT1脉沖由 NAND 354选通以形成移位脉沖356。该移位脉冲将数据位从保持寄 存器(没有显示)中移出经由电缆到接收系统。设置计数器358以 形成当全部数据位字已经移出时复位触发器350的WORD LOAD (字加栽)360。该WORD LOAD (字加栽)也用来在形成全字的 数据位已经发送之后通过防止BIT CLK (位时钟)具有逻辑转换而 创建WORD BOUNDARY (字边界)。该防止可以由NAND门实 现，如本领域技术人员已知的。如本领域中已知的，脉冲发生器将典型地对于电压和温度变化 而补偿。图13显示具有字数据位400、边界位402和填充位406的位时 钟方案。在该情况下，不同数目的填充位408可能在不同的字之间 发送。而且，显示数据在位时钟的仅上升沿408上锁存的实施方 案。在从附图中看到的这种情况下，位时钟以两倍数据时钟频率运 行。八个字数据位0-7在发送或接收时在位时钟的上升沿408期间是 稳定的。在该情况下，显示字边界位Bl和B2，数据位边沿404在 位时钟高时出现。这是限定字边界的逻辑操作。注意边沿404是上 升沿，但是它在下一个或另一个字边界上可能是下降沿。但是，在 该情况下，存在出现在下一个数据字位0'之前的填充位FA、 FB和 FC。在该实例中，八个数据位是刚好在字边界前面的那些。BIT CLK，(位时钟')412规定在上升414或下降416位时钟边沿上锁 存数据位从而不具有双倍频率的数据时钟。完成这一点的逻辑实现在本领域中已知。在该情况下，BIT CLK'(位时钟')在字边界期间 处于恒定低418。字边界处的位时钟可以是高或低，并且位时钟的极 性可能对于一个字为高而对于相同数据字流内的另一个字为低。当系统正在发送数据时，字边界预先确定，所以删除时钟脉冲 是直接的，但是当接收串行数据时不是这样。图14显示可以用来在 数据位转换期间检测丢失的时钟脉冲的一个逻辑电路(发送器总是 需要在字边界期间数据流的转换)。Fl和F2是D型触发器，其中 接收的位数据260供给到Fl的时钟输入并且反相的位数据262供给 到F2的时钟。两个触发器的D输入和复位连接到接收的位时钟 CKS1。 CMOS晶体管M2， M3， M4和M5与反相器INV—起排列 成AND从而形成NAND电路，输入Tl和T来自触发器输出并且输 出是字时钟WDCLK(位时钟)。在操作中，当CKS1低时，两个 触发器都复位并且tl和t2低。所以WDCLK (字时钟)低。当 CKS1高并且数据转换发生时，tl或t2将变高，但不是都变高。在 下一个低向CKS1边沿时，两个触发器输出将再次变低。当CKS1 对于两个连续的位时间都高并且数据在该时间段期间高低切换时，tl 和t2都将变高并且经由NAND， WDCLK (字时钟)将变高。在 CKS1的下一个下降沿，WDCLK (字时钟)将变低。应当理解，上述实施方案在这里作为实例呈现并且其许多变化 和备选方案是可能的。因此，本发明应当广泛地看作仅如附加权利 要求中陈述地限定。
权利要求
1.一种用于输出限定数据字的串行数据位的时钟电路，该时钟电路包括具有输出和控制信号输入的振荡器，其中该输出传输具有响应所述控制信号输入的频率的位时钟脉冲，以及其中振荡器设计成在一个高于预先设定的值的频率下起动，所述设定值高于保持输出数据位完整性所必需的值；以及比较器，用于比较所述时钟频率与所述设定值并且将响应的控制信号输出到振荡器控制信号输入，其中如果所述时钟频率高于所述设定值，则所述响应控制减慢时钟频率，并且如果时钟频率低于设定值，则响应控制信号加速时钟频率。
2. 根据权利要求1的时钟电路，还包括用于防止位时钟脉沖发生并且保证在丢失的时钟脉沖时间期间 存在数据位转换的装置，其中丢失的位时钟脉冲和数据位转换的组 合限定数据字。
3. 根据权利要求2的时钟电路，其中丟失的位时钟脉沖和数据 位转换的组合可以在数据字的开始、中间或结尾出现。
4.根据权力要求1的时钟电路，其中控制输入端包括两个输入；从用于比较的装置接受加速信号的一个，以及接受减速信号的第二个。
5. 根据权利要求l的时钟电路，还包括用于设置高阈值和低阈值的装置，其中比较器比较时钟频率与 高和低阈值，其中仅当时钟频率超过高阁值时激活减速信号，并且 仅当时钟频率低于低阈值时激活加速信号。
6. —种用于输出限定数据字的串行数据位的时钟电路，该时钟 电路包括具有输出和控制信号输入的振荡器，其中该输出传输具有响应 控制信号输入的频率的位时钟脉沖，以及其中振荡器设计成在一个高于预先设定的值的频率下起动，所述设定值高于保持输出数据位完整性所必需的值；比较器，用于比较所述时钟频率与所述设定值并且将响应的控 制信号输出到振荡器控制信号输入，其中如果所述时钟频率高于所 述设定值，则所述响应控制减慢时钟频率，并且如果时钟频率低于 设定值，则响应控制信号加速时钟频率；用于防止位时钟脉沖发生并且保证在丢失的时钟脉冲时间期间 存在数据位转换的装置，其中丢失的位时钟脉沖和数据位转换的组 合限定数据字；以及用于设置高阈值和低阈值的装置，其中比较器比较时钟频率与 高和低阈值，其中仅当时钟频率超过高阈值时激活减速信号，并且 仅当时钟频率低于低阈值时激活加速信号。
7. —种用于输出限定数据字的串行数据位的方法，该方法包括步骤输出具有响应控制信号输入的频率的位时钟脉冲，其中位时钟 脉冲以一个高于预先设定值的频率开始，所述设定值高于保持输出 数据位完整性所必需的值；以及比较所述时钟频率与所述设定值并且将响应的控制信号输出到 控制信号输入，其中如果时钟频率高于设定值，则所述响应控制减 慢时钟频率，并且如果时钟频率低于设定值，则所述响应控制信号 加速时4f频率。
8. 根据权利要求7的方法，还包括步骤防止位时钟脉冲发生并且保证在丢失的时钟脉冲时间期间存在 数据位转换，其中丟失的位时钟脉冲和数据位转换的组合限定数据 字。
9. 根据权利要求8的方法，其中丟失的时钟脉冲和数据位转换 的组合可以在数据字的开始、中间或结尾出现。
10. 根据权利要求7的方法，还包括步骤 对于所述设定值设置高阈值和低阈值，其中比较步骤比较时钟频率与高和低阈值，以及其中仅当时钟频率超过高阈值时激活减速 信号，并且仅当时钟频率低于低阈值时激活加速信号。
全文摘要
一种输出串行数据而不使用PLL的时钟电路。时钟是设计成以稍微高于保持数据所需频率的频率开始的VCO。测量时钟的频率，并且如果频率太高或太低，改变VCO的DC控制电压从而将VCO频率带回到起始频率。时钟计数器、保持寄存器、比较器和D/A形成围绕VCO的反馈路径。另外，字边界发生器用来限定各个数据字。字边界由在存在数据位转换时字时钟转换的不存在形成。可以使用高/低阈值，其中在改变到VCO的DC控制电压之前，如测量的VCO频率必须越过阈值。
文档编号H03M9/00GK101263697SQ200680033998
公开日2008年9月10日 申请日期2006年8月24日 优先权日2005年9月14日
发明者D·P·莫里尔 申请人:快捷半导体有限公司