专利名称：一种单相功率时钟控制的能量回收电路的制作方法
技术领域：
本发明属于集成电路技术领域，具体涉及一种新型的单相功率时钟控制的能量回收电路。
背景技术：
当今，消费类电子技术正处于高速发展期。人们对消费电子产品，特别是便携式电池供电类消费电子产品的需求与日俱增。随着半导体工艺技术的飞速进步以及消费者对产品功能需求的不断加强，产品中芯片的规模也在不断扩大。这必然导致芯片功耗的增加，从而大大减小产品电池的使用时间。对于手持设备而言，电池的使用时间是消费者最为关心的问题之一。因此，低功耗已成为电路设计者必须考虑的一个重要因素。
在经典的数字电路理论中，静态CMOS电路的功耗估计公式为P=C·Vdd2·f,]]>其中P为电路的动态功耗、C为等效负载电容、Vdd为电源电压、f为时钟速率。因此，成熟的低功耗设计思想基本都围绕着C、Vdd和f这三个因素来展开。图1列举了一个典型的静态CMOS数字电路框图。当输出为高电平时，电源Vdd通过P型逻辑电路对负载电容充电，其波形如图2所示，其中Vout(t)为输出点Out的电压、Vdd为恒定的电源电压；当输出为低电平时，负载电容通过N型逻辑电路电路对地放电，其波形如图3所示。图2和图3中的阴影部分则表示了在充电和放电过程中消耗在逻辑电路上的功耗。通过推导可知，在充电过程中电路消耗的瞬态功耗如下P(t)=[Vdd-Vout(t)]2R‾p]]>其中P(t)为消耗在P型逻辑电路上的瞬态功耗、Vdd为电源电压、Vout(t)为输出点Out的电压、 为整个能量传送过程中P型逻辑电路导通电阻的平均值。可见，P型逻辑电路功耗的大小取决于压差[Vdd-Vout(t)]的值。减小这个压差就能减小消耗在P型逻辑电路上的功耗，即减小图2中阴影部分的面积。同样的分析可知，减小图3中阴影部分的面积，就能减小放电时消耗在N型逻辑电路上的功耗。为此，人们提出了能量回收电路的思想，即利用随时间变化的电压源来减小充放电时在P型逻辑电路和N型逻辑电路上的压差，从而降低它们的功耗。图4展示了能量回收电路的基本思想，Vdd1(t)和Vdd2(t)为反相的正弦波电源。充电时，Vdd1(t)缓慢上升而Vout(t)紧紧跟随(如图5所示)，[Vdd1(t)-Vout(t)]很小，因而消耗在P型逻辑电路上的功耗很小。放电时，Vdd2(t)引导Vout(t)下降(如图6所示)，在降低了N型逻辑电路上功耗的同时，将之前储存在负载电容中的能量传回至电源，形成能量回收。通过这样的方式，可以大大降低数字电路的功耗。
在能量回收电路中，电源电压既作为供电来源，又作为节点翻转的控制信号，因此被称为功率时钟。根据能量回收电路所使用的不同相位的功率时钟的个数，可将其分为多相位功率时钟控制电路和单相位功率时钟控制电路。前者因其多个相位功率时钟的使用，增加了电路的复杂程度和设计难度，尤其是功率时钟树的设计，而多相功率时钟的产生电路本身也会消耗较大的功耗。因此，单相位功率时钟控制电路成为了目前研究的热点。在这类电路中，较著名的是传输门绝热逻辑(PAL)，参见V.G.Oklobdzija and D.Maksimovic，“Pass-transistor adiabatic logic using single power-clock supply，”IEEE Trans.Circuits Systems IIAnalog Digital Signal Processing，vol.44，pp.842-846，Oct.1997。然而这种方法在电路级联使用时，仍然需要一对反相的功率时钟，因此并不能称为真正的单相功率时钟控制电路。在此基础上，人们又作出了进一步的改进，提出了时钟绝热逻辑(CAL)，参见D.Maksimovic，V.G.Oklobdzija，B.Nikolic，and K.W.Current，“ClockedCMOS adiabatic logic with integrated single-phase power-clock supply，”IEEE Trans.Very Large Scale Integration Syst.，vol.8，no.4，pp.460-463，Aug.2000。时钟绝热逻辑的原理可以由其一个基本的反向器来说明，如图7所示，图中CX为控制时钟。当CX为高电平时，电路输出端根据输入情况求值；当CX为低电平时，电路输出端与输入端断开，从而保持原有的值。因此，当级联使用时，前后两级的控制时钟CX应当互补，即前级求值时后级处于保持状态，而前级保持时后级处于求值状态。电路一级求值一级保持地交错传播数据，在一个功率时钟周期内传播一级电路。
虽然时钟绝热逻辑仅需要一个功率时钟，简化了电源时钟线的设计，节省了一定的功耗和面积，是当今最为成功的能量回收技术之一，但它仍然需要额外的两相控制时钟CX/CX来保证电路的正常工作。这除了会使时钟树的设计更加复杂，还会引起额外功耗。此外，时钟绝热电路在每个功率时钟周期内都要进行一次能量回收，是动态的，这也会导致输出节点因翻转太多而增加功耗。因此，如何实现不需要任何辅助时钟的静态纯单相功率时钟能量回收电路，而进一步降低数字电路的功耗，具有重要现实意义。
发明内容
本发明的目的在于提出一种新型的静态单相功率时钟控制的能量回收电路，以克服现有能量回收电路结构复杂、设计难度较高、功耗较大的不足，适应当今低功耗电路设计的趋势、满足未来电子产品的发展要求。
本发明提出的新型单相功率时钟控制能量回收电路，由P型MOS二极管19、PMOS管18、N型MOS二极管21、NMOS管20、等效负载电容22，以及功率时钟Pck经电路连接构成。其结构如图8所示，Pck为功率时钟，在这里是一个单频正弦信号。其具体工作原理可以分为充电过程和放电过程两种情况假设初始时，输出Out处于低电平，输入In低电平，则PMOS管18开启，而NMOS管20关闭，导通路径为功率时钟Pck→P型MOS二极管19→PMOS管18→输出端Out，电路处于充电过程。这时，若Pck由低电平向高电平上升，输出端Out将紧随Pck上升。当Out达到[Pckmax-|Vthp|]时P型MOS二极管19截止，其中Pckmax为功率时钟正弦波的最大值、Vthp为19管的阈值电压。此时，只要输入In维持在低电平，NMOS管20就保持在截止状态，故不存在从输出端Out向功率时钟Pck的通路，从而使得输出端Out维持在高电平。
当电路稳定后，若输入In从低电平跳转为高电平，则NMOS管20开启，而PMOS管18关闭，故导通路径为输出端Out→NMOS管20→N型MOS二级管21→功率时钟Pck，电路处于放电过程。这时，若Pck由高电平向低电平下降，则输出端Out将紧随Pck下降，电流流回到Pck，从而实现负载电容上存储能量的回收。当输出电压降到Vthn时N型MOS二级管21截止，其中Vthn为21管的阈值电压。此时，只要输入In维持在高电平，PMOS管18就保持在截至状态，故不存在从功率时钟Pck向输出端Out的通路，从而使得输出端Out维持在低电平。
在实际应用中，把PMOS管18换成P型逻辑电路23，把NMOS管20换成相对应的N型逻辑电路25，就可以实现任何需要的逻辑功能，如图9所示。
可见，相比于以往的绝热电路，本发明具有以下几个突出的优点。首先，本发明中的绝热电路不需要任何辅助时钟，即使在级联使用下，也仅需要一个功率时钟，实现了真正意义上的单相功率时钟控制，大大降低了电路设计尤其是时钟树设计的难度，不但节省了时钟的功耗而且节省了电路的面积。其次，本发明中的绝热电路虽然是单相功率时钟控制电路，但它的级联形式在同一个功率时钟沿可以产生前后两级的有效输出，因此可以达到两相功率时钟控制电路的速度。再次，本发明中的绝热电路在输入稳定期间，输出处于与功率时钟信号完全隔离，不会像时钟绝热逻辑那样不停的充放电，因此处于静态，从而可以进一步降低功耗。
图1典型的静态CMOS数字电路框图。
图2静态CMOS数字在充电过程中输出电压随时间的波形。
图3静态CMOS数字在放电过程中输出电压随时间的波形。
图4能量回收电路的基本思想。
图5能量回收电路在充电过程中正电源电压和输出电压随时间的波形。
图6能量回收电路在放电过程中负电源电压和输出电压随时间的波形。
图7时钟绝热逻辑原理图。
图8本发明提出的新型单相功率时钟控制能量回收电路的基本单元反向器的原理图。
图9本发明提出的新型单相功率时钟控制能量回收电路的一般逻辑结构原理图。
标号说明1、23为P型逻辑电路，2、25为N型逻辑电路，3、7、22、27为等效负载电容，4为恒定的电源电压，8、9为反相的正弦电源电压，5、10、11、18、19、24为PMOS管，6、12、13、14、15、16、17、20、21、26为NMOS管。
具体实施例方式
下面结合附图进一步描述本发明。
在图8中，接成二极管形式的PMOS管19的正端接到功率时钟输入Pck，负端接到PMOS管18的漏端；接成二极管形式的NMOS管21的负端接到功率时钟输入Pck，正端接到NMOS管20的漏端；PMOS管18的栅端接到数字信号输入端In，源端接到输出端Out；NMOS管20的栅端接到数字信号输入端In，源端接到输出端Out；等效负载电容22跨接在输出端Out和地之间。在实际使用中，把PMOS管18换成P型逻辑电路23，把NMOS管20换成相对应的N型逻辑电路25，如图9所示，就可以实现任何需要的逻辑功能。
工作时，设输入In初始为低电平，则PMOS管18开启，NMOS管20关闭，故导通路径为功率时钟Pck→P型MOS二极管19→PMOS管18→输出端Out，电路处于充电过程。此时若Pck由低电平向高电平上升，则输出端Out紧随Pck上升。当Out达到[Pckmax-|Vthp|]时P型MOS二极管19截止，其中Pckmax为功率时钟正弦波的最大值、Vthp为19管的阈值电压。此时，只要输入In维持在低电平，NMOS管20就保持在截止状态，从而不存在从输出端Out向功率时钟Pck的通路，使得输出端Out维持在高电平。
电路稳定后，若输入In从低电平跳转为高电平，则NMOS管20开启，PMOS管18关闭，导通路径为输出端Out→NMOS管20→N型MOS二级管21→功率时钟Pck，电路处于放电过程。这时若Pck由高电平向低电平下降，则输出端Out将紧随Pck下降，电流流回到Pck，实现负载电容上存储能量的回收。当输出电压降到Vthn时N型MOS二级管21截止，其中Vthn为21管的阈值电压。此时，只要输入In维持在高电平，PMOS管18就保持在截至状态，从而不存在从功率时钟Pck向输出端Out的通路，使输出端Out维持在低电平。
在实际使用中，只要把PMOS管18换成P型逻辑电路23，把NMOS管20换成相对应的N型逻辑电路25，就可以实现具有所需要逻辑功能的CMOS单元电路。利用不同单元，则可以设计出具有各种功能的数字电路。相比以往的绝热电路，本发明中的技术具有设计简单、面积小、功耗低、速度快等特点，具有极好的应用前景。
权利要求
1.一种单相功率时钟控制的能量回收电路，其特征在于由P型MOS二极管(19)、PMOS管(18)、N型MOS二极管(21)、NMOS管(20)、等效负载电容(22)，以及功率时钟Pck经电路连接构成；其具体工作分为充电过程和放电过程两种情况初始时，输出Out处于低电平，输入In低电平，则PMOS管(18)开启，而NMOS管(20)关闭，导通路径为功率时钟Pck→P型MOS二极管(19)→PMOS管(18)→输出端Out，电路处于充电过程；当电路稳定后，若输入In从低电平跳转为高电平，则NMOS管(20)开启，而PMOS管(18)关闭，导通路径为输出端Out→NMOS管(20)→N型MOS二级管(21)→功率时钟Pck，电路处于放电过程。
2.根据权利要求1所述的单相功率时钟控制能量回收电路，其特征在于P型MOS二极管(19)的正端接到功率时钟输入，负端接到PMOS管(18)的漏端；N型MOS二极管(21)的负端接到功率时钟输入，正端接到NMOS管(20)的漏端；PMOS管(18)的栅端接到数字信号输入端，源端接到输出端；NMOS管(20)的栅端接到数字信号输入端，源端接到输出端；等效负载电容(22)跨接在输出端和地之间。
3.根据权利要求1所述的单相功率时钟控制能量回收电路，其特征在于由PMOS管(18)换成P型逻辑电路(23)，由NMOS管(20)换成相对应的N型逻辑电路(25)，以实现所需要逻辑功能。
全文摘要
本发明属集成电路技术领域，具体为一种新型的单相功率时钟控制的能量回收电路。它由1个接成二极管形式的PMOS管、1个接成二极管形式的NMOS管、1个PMOS管、1个NMOS管、1个等效负载电容组成。通过仅有的一个功率时钟控制，实现数字反相功能。若把PMOS管和NMOS管分别换成P型逻辑电路和相应的N型逻辑电路，就可以实现任何所需的逻辑功能，从而进一步设计出各种功能的数字电路。相比以往的能量回收电路，本发明中的技术具有设计简单、面积小、功耗低、速度快等特点，具有良好的应用前景。
文档编号H03K3/00GK101034883SQ200710037199
公开日2007年9月12日 申请日期2007年2月6日 优先权日2007年2月6日
发明者李舜, 严伟, 周锋 申请人:复旦大学