专利名称：高速adc应用中降低电源噪声的方法
技术领域：
本发明涉及ADC (Analog to Digital Converter,模拟/数字转换器)， 特别是一种高速ADC应用中降低电源噪声的方法。
背景技术：
在ADC设计中，噪声有多个来源，主要是ADC自身的电源，特别是 在转换器周围设计和放置的电路走向。通过优化的设计考虑，可以把噪声 对高速采集应用的影响最小化。数字电路通常会在其电源线路上产生噪 声。如果还使用相同的电源对模拟或混合信号器件进行供电，则此噪声可 以通过它们的电源插针耦合至这些元件。从某种程度上来说，它们的模拟 或混合信号元件具有良好的电源抑制性能，这不会影响模拟或混合信号元 件。但是，正如数据表上所说明的那样，模拟和混合信号器件的电源抑 制比(PSRR)通常指具有两个不同稳定直流电源电压的单个参数(例如偏 移电压)的差异。此规格很少提及元件在抑制电源上的高频噪声方面如何 发挥效能。有了高速ADC，数字输出驱动器可以提供快速的边缘速率。这 将导致当输出数据从逻辑低转变为逻辑高时，ADC的输出驱动器根据输出 的电容改变动态电源电流大小。因此，如果不从ADC输出驱动器中对输 出驱动器电源进行去耦，输出驱动器电源VDR上引起的噪声可能会干扰其它模拟电路。因此，若要降低噪声，当务之急就是把输出总线电容最小化，以便以 较小的电流对该电容进行充电；第二点就是对电源进行充分地去耦处理。发明内容本发明的目的在于提供一种高速ADC应用中降低电源噪声的方法，主 要解决上述现有技术中所存在的问题，避免了 ADC应用中产生的噪声干扰 其它模拟电路。为解决上述问题，本发明是这样实现的--种高速ADC应用中降低电源噪声的方法，其特征在于它包括如下主要步骤A对电源进行去耦；B接地选项；C独立的电源。所述的高速ADC应用中降低电源噪声的方法，其特征在于所述的步骤 B使用拆分接地，其中包括模拟接地和数字接地，连接在一个点上。所述的高速ADC应用中降低电源噪声的方法，其特征在于所述的步骤 B使用拆分接地使用一个整体接地。所述的高速ADC应用中降低电源噪声的方法，其特征在于所述步骤C 中连接至IC的三个电源插针分别使用不同的稳压器。藉由上述技术方案，本发明的有益效果是.-通过本发明方法可消除ADC电源以及周围电路中的噪声源，将会大幅 改进数据采集设计中的防噪性能。
具体实施方式
本发明提供了一种高速ADC应用中降低电源噪声的方法，它包括如下主要步骤一、对电源进行去耦本发明方法中的电源去耦技术用在12-bit、 40MSPS的ADC上。实际 上，并非所有这些电容器均是必要的。通常，lOmF电容器和O. lmF单片电 容器的并联组合足以满足要求。最佳值可能根据选择的特定IC以及操作 频率的变化而变化，因此必须确保遵照制造商的建议进行操作。ADCS9888 是一款3通道视频捕获IC，用在平板显示器、视频投影仪以及其它需要 捕获高分辨率视频数据的应用中。它是三重8-bit ADC，操作速度高达 205MSPS。它还包括时钟生成电路，用于根据视频同步信息创建 25MHz 205MHz的高频像素时钟。要成功进行操作，对模拟电路和PLL/VCO 提供顺畅且无噪声的功率非常重要。VD是IC内模拟和数字电路的主电源。 VDD是数字数据输出的电源。VDD可以在主电源之下的电压值操作，VD降 至2.5V可以向更低的电压电路提供便利的连接。PVD是锁相环路电源。 PVD应该很好地进行滤波、绝缘和去耦，以便为PLL和VCO电路提供非 常稳定的低噪声电压源。因此，向ADCS9888提供功率的最简单、最便宜 的方式就是使用如同LM317的简单模拟稳压器来将+5V的数字总线降低 到3. 3V。但是这里存在着一个潜在的噪声问题。LM317是适用于众多应 用的器件，但从5V下降到3. 3V时则不建议采用该器件，因为LM317是 标准下降电压稳压器，并且通常需要在VirTVout之间具有至少2V的压降。由于不存在2V压降，在VD的噪声可以通过稳压器方便地进行耦合，并且出现在输出端。快速的修复措施就是使用类似LM1117的准低压降稳压器。 此器件在1. 2V 1. 3V的下降电压范围内进行操作，具体电压大小取决于负 载电流和其它因素。因此，在ADCS9888的电源和接地插针间具有足够的 本地高频去耦，可以更好地使用工作系统。但是,在芯片的不同电源总线 间仍然可能存在噪声耦合。除了本地去耦外，还可以在单个电源总线上添加滤波电路，正如上面 的ADC12040示例，将三个电源总线分离为单个电源层。这些电源层可以 全部位于相同的印刷电路板层上，但应该独立分隔以减少耦合。二、接地选项实际上，接地是极其重要的设计考虑。可以采用两种不同的方^ 。 一 种是使用拆分接地，其中包括模拟接地和数字接地，连接在一个点上。另 一种方法是使用一个整体接地。使用拆分接地可以很方便地获得最佳防噪 性能。但可能遇到RFI/EMI问题。尽管使用单个接地板难以获得优良的 设计，但可以更容易地把RFI/EMI问题最小化；因此，建议使用单一接地 方法。为防止在单个接地板设计的模拟和数字回路电流间产生噪声耦合， 请仔细路由数字、模拟和ADC电源线。设计者不希望任何数字回路电流 沿直线流动从而经过甚至接近其它模拟元件，特别是处理低电平信号和 ADC的元件。接地电流流经低电阻，并且可能导致在接地中出现一些噪声 变化。如果来自模拟元件的接地电流从模拟部件返回电源遵循相同的路 径，则模拟信号中的噪声将会增加，并且将显示在放大器和ADC中。如果决定使用两个接地板，则数字和模拟接地插针应该具有相同的电位。大多数数据表示它们应为100mV，后者有时为50mV或250mV，但实际上它们 应具有相同的电位。但是设计人员不应使用单个通孔将它们连接至接地 板。应该将它们单独连接，尽量分开，距离尽可能为2 3cm。原因是通路一 般对于n. 5nH的指令产生电感。该nH级电感是通过高速数字边缘率出 现的大阻抗，这样的阻抗足以使数字信号在通路上产生噪声，该噪声可以 耦合至模拟接地，因此在ADC的输入端产生模拟噪声。因此应尽量避免 在相同位置的接地板中布置模拟和数字接地插针，但是模拟和数字接地插 针应该具有相同的电位。更重要的是，需要把数字输出驱动器回路插针与 其它接地插针分隔开。 三、独立的电源ADCS9888的滤波器网络位于由稳压器的通用3. 3V总线拆分而成的 三个不同的总线，即VD、 PVD和VDD的位置。滤波器元件值应选定在阻 止噪声源可能产生的频率，或模拟电路对其非常敏感的频率。产生的电路 将在ADC中提供改进的性能，并且还可以在PLL/VCO中降低时钟抖动。 为取得更好的性能，理想的解决方案将是为连接至IC的三个电源插针分 别使用不同的稳压器，以便在不同负载之间以及输入电压和输出之间提供 附加的噪声抑制。另一个好处是可以优化不同负载稳压器的性能特性。可 以将高电流/低成本的稳压器用于使用更多功率以及对噪声不太敏感的负 载。低噪声稳压器可以用于敏感的PLL/VC0电路。综上所述仅为本发明的较佳实施例而已，并非用来限定本发明的实施 范围。即凡依本发明申请专利范围的内容所作的等效变化与修饰，都应为 本发明的技术范畴。
权利要求
1、一种高速ADC应用中降低电源噪声的方法，其特征在于它包括如下主要步骤A对电源进行去耦；B接地选项；C独立的电源。
2、 根据权利要求1所述的高速ADC应用中降低电源噪声的方法， 其特征在于所述的步骤B使用拆分接地，其中包括模拟接地和数字接 地，连接在一个点上。
3、 根据权利要求1所述的高速ADC应用中降低电源噪声的方法， 其特征在于所述的步骤B使用拆分接地使用一个整体接地。
4、 根据权利要求1或2或3所述的高速ADC应用中降低电源噪声 的方法，其特征在于所述步骤C中连接至IC的三个电源插针分别使用 不同的稳压器。
全文摘要
本发明涉及ADC (Analog to Digital Converter，模拟/数字转换器)，特别是一种高速ADC应用中降低电源噪声的方法。它包括如下主要步骤A对电源进行去耦；B接地选项；C独立的电源。通过本发明方法可消除ADC电源以及周围电路中的噪声源，将会大幅改进数据采集设计中的防噪性能。
文档编号H03M1/12GK101335524SQ20071004255
公开日2008年12月31日 申请日期2007年6月25日 优先权日2007年6月25日
发明者佳 周, 敏 项 申请人:上海市闵行中学;项 敏