专利名称：半导体设备的制作方法
技术领域：
本发明涉及一种具有用来加速驱动的装置的半导体设备(或者说本发明属于半导体设备领域)。
背景技术：
用于固态成像设备(CMOS图像传感器、CCD)、存储设备(SRAM、DRAM、ROM、快闪存储器等)、可编程逻辑阵列(PLA)等的大多数控制信号从分布参数电路形成，并且驱动电路的位置由于其排列结构而通常限于控制信号线的端。因此，在分布参数电路的驱动中，控制信号延迟时间的差异显著。总体上，驱动电路具有用来寻址的地址解码器部分。固态成像设备经常具有选择操作模式的逻辑电路。如图23所示，当分布参数电路的负载1015通过布置在分布参数电路两端的驱动电路1020和1020驱动时，信号传输为高速，但是需要将解码器1021和逻辑电路1022布置在两端，致使需要大面积。此外，在两端布线相同的信号线，这导致导线数目和功耗增加。另一方面，如图24所示，当分布参数电路的负载1015通过驱动电路1020从一侧驱动时(例如，参见JP-A-2003-143485(专利文献1))，可以大大地减小电路面积，但是在驱动电路1020连接的相对侧上的负载1015中的信号延迟显著，这导致劣化电路性能。
发明内容
在从两端驱动分布常数负载的两端上的驱动中，实现了高速信号传输，但是存在大尺寸地址解码器和逻辑电路导致面积显著增大的缺点。此外，在两端布线相同的信号线，这导致导线数目和功耗增加的问题。另一方面，在一侧上的驱动中延迟时间显著，这导致电路性能劣化的问题。
由此，希望有效地减小电路尺寸，以降低用来加速信号传输的电路中的延迟差异。
本发明的实施例是一种半导体设备，具有可操作来驱动具有延迟的电路的驱动电路，该半导体设备包括辅助驱动电路，可操作来加速驱动电路的驱动，接收驱动电路的驱动信号作为输入信号。
在本发明的实施例中，该驱动电路可以被布置在具有延迟的电路的一侧，并且加速该驱动电路的驱动的辅助驱动电路能够被布置在具有延迟的电路的另一侧。因此，驱动电路的面积减小并且辅助驱动电路加速驱动电路的驱动，允许具有延迟的电路实施高速驱动。
根据本发明的实施例，布置辅助驱动电路，其加速驱动电路的驱动并接收驱动电路的驱动信号作为输入信号。因此，可以获得下面的优点，即通过辅助驱动电路加速驱动电路的驱动，以实施具有延迟的电路的高速驱动。此外，不需要在电路的两端布置大尺寸驱动电路来高速驱动该电路，在电路的一端提供大尺寸面积的驱动电路则足够。因此，可以显著地减小电路尺寸。如上所述，根据本发明的实施例，可以同时实现高速驱动和减小电路尺寸。
图1示出了描绘本发明实施例的方块图；图2示出了描绘根据本发明实施例的辅助驱动电路的操作的时序图；图3A示出了描绘辅助驱动电路的示例性结构的方块图，图3B示出了辅助驱动电路的时序图；图4A和4B示出了描绘辅助驱动电路的示例性结构的方块图；图5A和5B示出了描绘辅助驱动电路的示例性结构的方块图；图6A和6B示出了描绘辅助驱动电路的示例性结构的方块图；图7A示出了描绘辅助驱动电路的示例性结构的方块图，图7B示出了描绘辅助驱动电路的上升沿的时序图；图8A示出了描绘辅助驱动电路的示例性结构的方块图，图8B示出了描绘辅助驱动电路的下降沿的时序图；图9A和9B示出了描绘辅助驱动电路的示例性结构的方块图；图10示出了描绘本发明实施例的方块图；图11示出了描绘图10中示出的辅助驱动电路的操作的时序图；图12示出了描绘本发明实施例的方块图和描绘辅助驱动电路的操作的时序图；图13示出了描绘本发明实施例的方块图和描绘辅助驱动电路的操作的时序图；图14示出了描绘本发明实施例的方块图和描绘辅助驱动电路的操作的时序图；图15示出了描绘本发明实施例的方块图；图16示出了描绘图15中示出的结构的基本部分的电路图；图17示出了描绘图15中示出的辅助驱动电路的操作的时序图；图18示出了描绘根据本发明的实施例和过去技术的分布参数电路的负载的位置和驱动时间之间关系的图；图19示出了描绘根据本发明实施例的半导体设备应用到固态成像设备的例子的方块图；图20示出了描绘示例性像素部分的电路图；图21示出了描绘根据本发明实施例的半导体设备应用到存储设备的例子的方块图；图22示出了描绘根据本发明实施例的半导体设备应用到可编程逻辑阵列的例子的方块图；图23示出了描绘在过去的技术中在两端上驱动的结构的方块图；以及图24示出了描绘在过去的技术中在一侧上驱动的结构的方块图。
具体实施例方式
将参考图1中示出的方块图描述本发明的实施例。
如图1所示，半导体设备1具有电路10(例如，分布参数电路)。可操作来驱动电路10的驱动电路20连接到电路的一端，可操作来加速驱动电路20的驱动的辅助驱动电路30连接到电路10的另一端，该辅助驱动电路30接收驱动电路20的驱动信号作为输入信号。作为一个例子，辅助驱动电路30在由具有逻辑阈值Vtha的逻辑形成的电平感测电路(NOT(非)元件的一个)处接收电路10的驱动信号作为输入信号，电平感测电路的输出信号和使能信号进入NAND(与非)电路，并且NAND电路的输出信号进入MOS晶体管的栅极，使其转变到ON(导通)状态以升高驱动。此外，辅助驱动电路30在由具有逻辑阈值Vthb的逻辑形成的电平感测电路(另一个NOT元件)处接收电路10的驱动信号作为输入信号，电平感测电路的输出信号和使能信号进入NOR(或非)电路，并且NOR电路的输出信号进入MOS晶体管的栅极，使其转变到ON状态以下降驱动。这里，辅助驱动电路30连接到电路的一端，但是其可以连接到电路中的任何位置，或者可以布置多个辅助驱动电路。将在之后详细地描述这些实施例。
作为例子，解码器21通过逻辑电路22连接到驱动电路20。该辅助驱动电路30监测控制信号线(电路10的负载)11的信号电平。当确认转变时，其开始驱动控制信号线11。由于该控制信号线11是触发器，所以不需要解码器和逻辑电路。在该例子中，作为驱动电路20的触发器的使能信号是用于辅助驱动电路30的激活信号。示出的辅助驱动电路30的电路结构是例子。这种接收驱动信号作为输入信号的电路结构足以加速驱动电路20的驱动。
接下来，图2示出了描绘当通过解码器21和逻辑电路22选择电路10时执行的辅助驱动电路30的操作的时序图。这里，使能信号是驱动电路20的触发信号。SIGL、SIGM和SIGR分别是电路10的左端、中心和右端的电压。TRGr和TRGf是辅助驱动电路30的内信号的电压。Vtha和Vthb是接收控制信号线11作为输入的逻辑电路的逻辑阈值。
如图2所示，当使能信号转变为高时，驱动电路20将控制信号线11转变为高电平。在这时，该驱动在左端(左端的电压SIGL)快速上升，而因为分布的恒定负载，该驱动在中心(在中心的电压SIGM)和在右端(在右端的电压SIGR)缓慢上升。当在右端的信号(在右端的电压SIGR)超过逻辑阈值Vtha时，辅助驱动电路30的内信号TRGr改变。由于使能信号为高，所以辅助驱动电路30向控制信号线11提供高电平，以加速上升信号转变。另外，使能信号转变为高，并由此提供辅助驱动电路30的低电平的晶体管被强制失效。
当使能信号转变为低时，该低电平从左端传播，并且，在右端，该电平类似地缓慢改变。在这时，提供辅助驱动电路30的高电平的晶体管通过使能信号被强制失效。当右端的电压SIGR超过Vthb时，辅助驱动电路30的内信号TRGf变化，并且辅助驱动电路30向控制信号线11提供低电平。由此，加速下降信号转变。
具有辅助驱动电路30的控制信号线11作为输入的逻辑在高电平和在低电平可以共享同一电路。然而，分离允许每个逻辑电平设为不同，使驱动器能够更有效地加速驱动。例如，在上升沿驱动的加速中，逻辑阈值Vtha设为低，在下降沿驱动的加速中，逻辑阈值Vthb设为高，由此，驱动辅助驱动电路30的时序在每个电平加速。之后将详细描述该例子的描述。
此外，不仅可以为高电平和低电平布置辅助驱动电路，也可以为多个给定电压源布置辅助驱动电路。例如，当提供四种类型的电压时，可以为它们中的两种类型的电压布置加速驱动器。由此，可以增大电路面积的效率。之后将详细地描述该例子的说明。
接下来，将详细地描述辅助驱动电路30。在下面的描述中，该电路10认为是分布参数电路。
图3A示出了接收被驱动信号自身来作为用于加速的输入的辅助驱动电路301的结构，图3B示出了描绘辅助驱动电路301的时序图。
如图3A和3B所示，输入IN从低电平向高电平改变，由此驱动电路20驱动分布参数电路SIG。
当分布参数电路SIG具有负载15时，在如虚线表示的信号转变中出现延迟。当通过辅助驱动电路的激活信号ACLE激活辅助驱动电路30时，其切换辅助驱动电路30的激活/灭活，在分布参数电路SIG超过逻辑阈值Vth时，辅助驱动电路30的内信号的电压TRG改变，并且然后辅助驱动电路30驱动分布参数电路SIG。由此，可以获得优点加速分布参数电路SIG的信号转变。
图4A和4B示出了描绘加速上升沿的示例性辅助驱动电路的方块图，图5A和5B示出了描绘加速下降沿的示例性辅助驱动电路的方块图，而图6A和6B示出了描绘加速上升沿和下降沿二者的示例性辅助驱动电路的方块图。
如图4A所示，加速上升沿的辅助驱动电路301使用AND(与)逻辑，其配置有AND电路和MOS晶体管，其中该AND电路接收具有来自电路的输入信号SIG的NOT元件的输出信号和辅助驱动电路的激活信号ACLE作为输入，在该MOS晶体管中输出信号输入到栅极。
如图4B所示，加速上升沿的辅助驱动电路302配置为，具有来自电路的输入信号SIG作为输入的NOT元件串联连接到NOT电路，该输出信号输入到第一MOS晶体管的栅极，辅助驱动电路的激活信号ACLE输入到NOT电路，其输出信号输入到与第一MOS晶体管串联的第二MOS晶体管的栅极，并且第一MOS晶体管连接到输入信号线。
如图5A所示，加速下降沿的辅助驱动电路303使用NAND逻辑，其配置有由NAND电路和MOS晶体管，其中，该NAND电路接收具有来自电路的输入信号SIG的NOT元件的输出信号和辅助驱动电路的激活信号ACLE作为输入，并且在该MOS晶体管中输出信号输入到栅极，以及MOS晶体管中的一个连接到输入信号线侧而另一个接地。
如图5B所示，加速下降沿的辅助驱动电路304被配置为，其中，具有来自电路的输入信号SIG的NOT元件串联到NOT电路，该输出信号输入到第一MOS晶体管的栅极，辅助驱动电路的激活信号ACLE输入到NOT电路，其输出信号输入到与第一MOS晶体管串联的第二MOS晶体管的栅极，第一MOS晶体管连接到输入信号线，而第二MOS晶体管接地。
如图6A所示，辅助驱动电路305包括具有一个逻辑阈值Vth的电平感测电路，辅助驱动电路305驱动上升沿和下降沿二者。该辅助驱动电路305具有在图4A中描绘的辅助驱动电路301和在图5A中描绘的辅助驱动电路303的组合功能，配置来共享由NOT元件形成的电平感测电路。
如图6B所示，辅助驱动电路306包括具有一个逻辑阈值Vth的电平感测电路，辅助驱动电路306驱动上升沿和下降沿。该辅助驱动电路306具有在图4B中描绘的辅助驱动电路302和在图5B中描绘的辅助驱动电路304的组合功能，配置来共享由NOT元件形成的电平感测电路。
接下来，将描述决定上升沿和下降沿的时序的逻辑阈值Vth。
例如，在辅助驱动电路30支持上升沿的驱动的情况下，图7A示出了将逻辑电路的逻辑阈值Vtha设置为低的结构，该逻辑电路接收辅助驱动电路30的驱动信号作为输入；图7B示出了时序图。该逻辑阈值Vtha是比通常低的逻辑阈值。例如，其设置为比地电平(低电平)和高电平的中间电平更低。另外，虚线示出了没有辅助驱动电路的情况。
如图7A和7B所示，输入IN从低电平向高电平变化，以通过驱动电路20驱动分布参数电路。当分布参数电路具有负载15时，该信号转变循迹由虚线表示的缓慢上升沿，并产生延迟。当通过切换辅助驱动电路30的激活/灭活的辅助驱动电路的激活信号ACLE激活辅助驱动电路30时，辅助驱动电路30的内信号的电压TRG在分布参数电路的电压SIG超过逻辑阈值Vtha时改变，并且辅助驱动电路30改变分布参数电路的电压SIG。该逻辑阈值Vtha设为低，也就是，其设定为接近低电平的值，由此可以加速分布参数电路的电压SIG的上升沿。从而，可以获得如下优点加速了分布参数电路的电压SIG的转变。
如上所述，降低逻辑阈值Vtha，以在通过驱动电路在上升沿驱动的分布参数电路的电压SIG中在时间上更早的点获得改变，并且可以获得如下优点加速分布参数电路的电压SIG的转变。
例如，在辅助驱动电路30支持下降沿的驱动的情况下，图8A示出了将逻辑电路的逻辑阈值Vthb设置为高的结构，该逻辑电路具有辅助驱动电路30的驱动信号作为输入，图8B示出了时序图。该逻辑阈值Vthb是比通常更高的逻辑阈值，例如，其设置为比地电平(低电平)和高电平之间的中间电平更高。另外，虚线示出了没有辅助驱动电路的情况。
如图8A和8B所示，输入IN从高电平向低电平变化，以通过驱动电路20停止分布参数电路。当分布参数电路具有负载15时，该信号转变循迹由虚线表示的缓慢下降沿，并产生延迟。当通过切换辅助驱动电路30的激活/灭活的辅助驱动电路的激活信号ACLE激活辅助驱动电路30时，辅助驱动电路30的内信号的电压TRG在分布参数电路的电压SIG等于逻辑阈值Vthb或更低时改变，并且辅助驱动电路30改变分布参数电路的电压SIG。该逻辑阈值Vthb设为更高，也就是，其设定为接近高电平的值，由此可以加速分布参数电路的电压SIG的下降沿。从而，可以获得如下优点加速了分布参数电路的电压SIG的转变。
如上所述，逻辑阈值Vthb设置为更高，以在通过驱动电路在下降沿驱动的分布参数电路的电压SIG中在时间上更早的点获得改变，由此可以加速辅助驱动电路30操作的开始。
接下来，图9A和9B示出了向支持上升沿的逻辑阈值Vtha和支持下降沿的逻辑阈值Vthb提供不同电压的示例性电路。优选的是，将Vtha设定为比Vthb更低的电压，将Vtha设定为接近低电平的电压，并将Vthb设定为接近高电平的电压，由此可以组合在图7A、7B、8A和8B中描述的结构的操作。
如图9A所示，辅助驱动电路307具有两个逻辑阈值Vtha和逻辑阈值Vthb，包括具有逻辑阈值Vtha的电平感测电路，并包括具有逻辑阈值Vthb的电平感测电路，其中上升沿和下降沿二者被驱动。更具体地，辅助驱动电路307具有图4A描述的辅助驱动电路301和图5A描述的辅助驱动电路303的组合功能。
如图9B所示，辅助驱动电路308具有两个逻辑阈值Vtha和逻辑阈值Vthb，包括具有逻辑阈值Vtha的电平感测电路，并包括具有逻辑阈值Vthb的电平感测电路，其中上升沿和下降沿二者被驱动。更具体地，辅助驱动电路308具有图4B描述的辅助驱动电路302和图5B描述的辅助驱动电路304的组合功能。
如上所述，为支持上升沿的逻辑阈值Vtha和支持下降沿的逻辑阈值Vthb提供不同的电压，由此可以分离地设置逻辑阈值Vtha和逻辑阈值Vthb。因此，上升沿和下降沿二者均可以高速驱动。
接下来，将参考图10示出的电路图和图11示出的时序图，描述具有辅助驱动电路的半导体设备，其中，多个电压提供给驱动电路，并且辅助驱动电路根据由该电压驱动的单个或多个驱动器进行加速。
如图10所示，半导体设备2具有带有负载15的电路10(例如，分布参数电路)。驱动该电路10的驱动电路20连接到该电路的一端，并且当辅助驱动电路接收驱动电路20的驱动信号作为输入信号时，加速驱动电路20的驱动的多个辅助驱动电路30-1、30-2和30-3连接到电路10的另一端。对于辅助驱动电路30-1到30-3，可以采用具有图4A到6B和图9A和9B中描述的电路结构的辅助驱动电路。此外，作为例子，解码器21(例如，地址解码器)通过逻辑电路22连接到驱动电路20。
由于驱动电路在V0、V1、V2、V3、V4和V5六种类型的电压下驱动负载15，该驱动电路20被提供有多个电压DRVE0到DRVE5。然后，仅当驱动电路20提供在电压V0、V2和V5时，通过辅助驱动电路30-1、30-2和30-3加速该驱动。
如图11所示，当按电压DRVE0(V0)、DRVE3(V3)、DRVE1(V1)、DRVE4(V4)、DRVE2(V2)和DRVE5(V5)的顺序分离地驱动该负载时，仅在以辅助驱动电路的激活信号ACLEi(ACLE0、ACLE2和ACLE5)的适当时序激活辅助驱动电路30的情况下，在信号线(例如，分布参数电路的控制线)电压SIG上升沿或下降沿的驱动中，该辅助驱动电路30反映内信号的电压TRGi(TRG0、TRG2和TRG5)的转变。
当辅助驱动电路30被激活时，内信号的电压TRGi(TRG0、TRG2和TRG5)信号是由实线表示的。由于如虚线表示的信号线的负载，在没有辅助驱动电路的电压驱动中延迟显著。然而，在具有辅助驱动电路30的电压驱动中，通过逻辑阈值Vthi(Vth0、Vth2和Vth5)感测信号线电压SIG的变化，并且加速信号线电压SIG的转变。更具体地，加速驱动。
如上所述，辅助驱动电路关于驱动负载的具体电压进行操作，由此，例如，特别是仅当电路的性能受延迟影响时，辅助驱动电路被激活。以不同于这种驱动的正常方式执行该驱动，由此辅助驱动电路可以根据电路的性质和性能灵活地安装，并且可以有效地减少电路面积。
在上面的描述中，如图12所示，描述了如下构造，其中，除了驱动电路(分布参数电路)10的驱动电路20之外，还有辅助驱动电路30布置在分布参数电路10的右端。在该构造中，当由解码器21和逻辑电路22产生的信号通过驱动电路20传播过分布参数电路10的负载15时，靠近驱动电路20的负载15L的电压SIGL高速变化，但是在分布参数电路10的中间的负载15M的电压SIGM和在右端的负载15R的电压SIMR可能产生延迟。
然后，参考图13将描述示例性结构，在该结构中，在分布参数电路10的中间点和驱动电路20的相对侧的多个点上提供辅助驱动电路30。
如图13所示，在半导体设备3中，当驱动电路的驱动信号DRVE输入到驱动电路20时，在分布参数电路10左端的负载15L的电压SIGL上升。然后，在分布参数电路10左端驱动的信号传播过分布参数电路10。当在中间点的负载15M的电压SIGM超过逻辑阈值Vth时，激活辅助驱动电路30-M，并且电压SIGM变化，以加速中间点的负载15M的驱动。当在分布参数电路10右端的负载15R的电压SIGR超过逻辑阈值Vth时，类似地激活辅助驱动电路30-R，并且电压SIGL变化，以加速右端的负载15R的驱动。
在半导体设备3中，辅助驱动电路30-M提供在分布参数电路10的中间点，但是多个辅助驱动电路可以提供在分布参数电路10的给定点。具体地，例如，当分布参数电路10非常长时，以预定的间隔布置多个辅助驱动电路对于高速驱动很有效。
在多点上提供辅助驱动电路30的构造中，加速了分布参数电路10的驱动。由于辅助驱动电路30可以省略提供给驱动电路20的解码器和逻辑电路，所以减小了电路尺寸以减少电路面积。另外，可以在分布参数电路10中的给定点提供多个辅助驱动电路，并由此可实行高速驱动。
辅助驱动电路的激活信号ACLE可以与通过该辅助驱动电路加速的驱动电路的驱动信号相同。参考图14中示出的方块图和时序图将描述这种情况的示例性结构。
如图14所示，在半导体设备4中，提供具有负载15的电路10(例如，分布参数电路)。驱动电路10的驱动电路20连接到电路的一端，并且辅助驱动电路接收驱动电路20的驱动信号作为输入信号，加速驱动电路20的驱动的辅助驱动电路30连接到电路10的另一端。对于辅助驱动电路30，可以采用具有图4A到6B和图9A和9B中描述的电路结构的辅助驱动电路。此外，作为例子，解码器(地址解码器)21通过逻辑电路22连接到驱动电路20。
向辅助驱动电路30施加激活信号ACLE，其切换激活还是灭活辅助驱动电路30。该激活信号ACLE可以与驱动电路20的驱动信号DRVE相同。因此，在输入驱动信号DRVE的同时激活辅助驱动电路30。
如上所述，驱动电路20和辅助驱动电路30的控制信号是公共的，由此可以减少控制信号的数目，并且可以实现控制时序简化和简化电路控制。
加速上述驱动的辅助驱动电路监测在一侧驱动的分布参数电路的负载的信号转变，并自发地加速该驱动。省略了大部分地址解码器和逻辑电路，并且可以用小面积实现以接近两端驱动的速度来驱动。然而，在像CMOS图像传感器一样需要在脉冲的下降沿设定缓冲电压的情况下，有时难以设计多个阈值逻辑。
例如，在负电压驱动中，在需要以从-1V到3.3V来驱动布置在固态成像设备的单位像素中的转移晶体管的栅极的固态成像设备中，在其从3.3V下降到-1V时，该栅极有时通过0V驱动。参考图15中示出的方块图、图16中示出的电路图和图17中示出的时序图，描述实施其的示例性结构。
如图15所示，在半导体设备5中，提供具有负载15的电路10(例如，分布参数电路)。驱动电路10的驱动电路20连接到电路的一端，并且辅助驱动电路接收驱动电路20的驱动信号作为输入信号，加速驱动电路20的驱动的辅助驱动电路30连接到电路10的另一端。辅助驱动电路30监测电路10的负载15的信号转变，辅助驱动电路30包括由具有逻辑阈值的逻辑形成的电平感测电路31，临时存储加速驱动状态的标志存储器40，其中，电平感测电路31和标志存储器40的每个输出用来确定驱动，以驱动负载15。此外，例如，解码器21通过逻辑电路22连接到驱动电路20。
在半导体设备5中，监测通过驱动电路20改变的分布参数电路的负载15的信号电平，并且当发生转变时辅助驱动电路30加速该驱动。在这时，标志存储器40存储驱动发生的事件。下降沿的驱动根据标志存储器40的状态确定，并通过辅助驱动电路30驱动。可以颠倒上升沿和下降沿操作的次序。
接下来，将参考图16描述辅助驱动电路30的示例性电路，并且将参考图17示出的时序图描述辅助驱动电路30的操作。另外，图17的虚线示出了没有辅助驱动电路的情形。
如图16和17所示，辅助驱动电路30与图1和9中描述的辅助驱动电路相同。与没有辅助驱动电路的情形相比，对于分布参数电路的负载的电压SIG，在上升沿超过一定电平的时候，例如，其超过逻辑阈值Vth的时候，辅助驱动电路30用于加速用于加速该驱动的电压SIG的上升沿。在这时，标志存储器40存储该驱动状态，并且中间电压Vmid由XPmid提供，该XPmid向过渡电压的驱动器45提供缓存电压。在截止(off)电压的Vss提供给XPlow的时刻复位标志存储器40，并且电平感测电路31自动地下降到OFF(截止)状态，以结束脉冲驱动的序列。图中的Flg表示标志存储器40的输出电压。此外，辅助驱动电路30具有在负载下降时临时存储预定电压的过渡电压的驱动器45，然后当下降时向其提供中间电压。
在半导体设备5中，集中注意信号线，该信号线在需要提供缓冲电势之前刚好变化到高电平。当辅助驱动电路30加速该高电平驱动时，写入标志存储器40，然后确定提供缓冲电压。当低电平驱动通过缓冲电压加速时，该标志存储器40复位，并且该状态返回到原始状态。更具体地，由于在上升沿的一个逻辑阈值Vth被设置，以自动地设置该条件来产生下降沿，所以不需要在下降沿设置逻辑阈值。如上所述，通过减小面积可以获得封装密度的优点，同时实现接近两端驱动的驱动特性。
接下来，参考图18，将描述在通过图1描述的半导体设备1加速驱动的结构中、以及图23和24中描述的过去技术中的两端驱动的结构和一侧驱动的结构中，驱动分布参数电路的仿真结果。在图18中，垂直线代表驱动时间，水平线代表分布参数电路中负载的位置。另外，在每个半导体设备中分布参数电路负载的数目是1024个负载。在一侧的驱动中，驱动电路布置在分布参数电路的左侧。在两端驱动中，驱动电路布置在分布参数电路的两端。在根据本发明实施例的半导体设备(加速驱动)中，驱动电路布置在分布参数电路的左侧，并且辅助驱动电路连接在分布参数电路的右侧上。另外，驱动晶体管的尺寸全部是相同的。
如图18所示，在一侧驱动的半导体设备中，延迟时间在与驱动电路分离的位置上显著延长，而在具有辅助驱动电路的半导体设备中，其具有接近两端上的驱动的延迟特性，并且该驱动比一侧上的驱动更显著加速。此外，在两端上的驱动中电路面积减小的优势如上所述。如上所述，布置辅助驱动电路的结构对于有效减小电路尺寸和对于降低加速电路中延迟的差异是显著有效的。
接下来，参考图19示出的方块图和图20示出的放大图，将描述根据本发明实施例的半导体设备为固态成像设备的示例性结构。在图19中，作为例子，示出了MOS图像传感器。
如图19所示，在半导体设备(固态成像设备)6中，像素51在垂直方向(x方向)和水平方向(y方向)布置成二维矩阵。像素行中的每个像素51通过控制信号线52连接和控制。
MOS图像传感器具有像素阵列50，其中包括光电转换元件的像素51布置成二维矩阵；以及作为外围电路的、驱动控制信号线52的驱动电路20、控制驱动电路20的逻辑电路61、垂直扫描电路62、时序产生电路(未示出)和水平扫描电路63。对于MOS图像传感器，以驱动信号作为输入信号加速该驱动的辅助驱动电路30连接到连接控制信号线52的逻辑电路61的相对侧。例如，对于控制信号线52，存在转换控制线112、复位控制线113和选择控制线114。因此，辅助驱动电路30连接到每个转换控制线112、复位控制线113和选择控制线114。
在该结构中，由垂直扫描电路62和逻辑电路61选择的行通过驱动电路20从一侧驱动。由于辅助驱动电路30布置在相对侧，可以加速对通过驱动电路20驱动的行的控制信号线(水平信号线)52的驱动。
此外，输出信号线111导线连接到关于像素阵列部分50中像素51形成的矩阵阵列的每列。而且，提供复位电压的复位线115导线连接到每个像素51。
参考图20示出的放大图，将描述像素51的示例性电路结构。该示例性电路的单位像素具有光电转换元件、光电二极管511，例如，构造包括例如传递晶体管512、复位晶体管513、放大晶体管514和选择晶体管515的四个晶体管的像素电路。这里，例如，N沟道MOS晶体管用作传递晶体管512、复位晶体管513、放大晶体管514和选择晶体管515。
传递晶体管512连接在光电二极管511的阴极和浮置(floating)扩散部分516之间，该浮置扩散部分516是电荷电压转换部分，其中传递脉冲TRG施加到栅极(控制电极)以传递信号电荷(此处为电子)，该信号电荷通过光电二极管511光电转换，并在此存储到浮置扩散部分516。
在复位晶体管513中，漏极连接到复位线115，并且源极连接到浮置扩散部分561，其中在信号电荷从光电二极管511向浮置扩散部分516传递之前，复位脉冲RST施加到栅极，以将浮置扩散部分516的电势复位到复位电压Vrst。
在放大晶体管514中，栅极连接到浮置扩散部分516，并且漏极连接到像素源Vdd，其中输出被复位晶体管513复位之后的浮置扩散部分516的电势作为复位电平，并且输出信号电荷已经被传递晶体管512所传递至的浮置扩散部分516的电势作为信号电平。
例如，在选择晶体管515中，漏极连接到放大晶体管514的源极，并且源极连接到输出信号线111，其中选择脉冲SEL施加到栅极以转变成ON状态，并将像素51转变到选择状态，并且从放大晶体管514输出的信号输出到输出信号线111。另外，对于选择晶体管515，可以采用选择晶体管515连接在像素源Vdd和放大晶体管514的漏极之间的结构。
此外，返回到图19，将继续该描述。配置驱动电路20，以执行读取在像素阵列部分11的读取行中每个像素51的信号的读取操作。
垂直扫描电路62由移位寄存器或地址解码器构成，例如，其中适当地产生复位脉冲RST、传递脉冲TRG和选择脉冲SEL，以垂直地(按垂直方向)以行为单位扫描电子快门行和读取行中像素阵列部分10的每个像素51，同时，进行电子快门操作，以在关于电子快门行的行中掠过像素51的信号。然后，在通过驱动电路20进行读取扫描之前，在与快门速度相对应的时间期间对相同行(电子快门行)进行电子快门操作。
水平扫描电路63构成有移位寄存器或地址解码器，例如，其水平扫描像素阵列部分10的每个像素列。
根据半导体设备6(固态成像设备)，辅助驱动电路30布置在控制信号线52的驱动电路20的相对侧，由此，在布置辅助驱动电路30的一侧上，垂直扫描电路和逻辑电路的位置可以省略。因此，可以获得减小电路面积的优点，也可以通过辅助驱动电路30加速驱动速度，并且可以均匀化该加速水平信号线的延迟分布，有助于改进固态成像设备的性能。不仅在CMOS图像传感器中、而且在CCD的水平信号线的驱动中，类似的结构可以获得类似的优点。
接下来，参考图21示出的方块图，将描述根据本发明实施例的半导体设备为存储设备的示例性构造。在图21中，作为例子，示出了动态随机存取存储器(DRAM)。
如图21所示，半导体设备(存储设备)7具有阵列，其中具有单个晶体管和单个电容的存储器元件在阵列中垂直和水平排列。字选择电路71选择字选择线72，并且该线通过驱动电路20驱动，以在预定存储元件73中写或读数据。
在连接关于字选择线72的驱动电路20的相对侧端上布置辅助驱动电路30。例如，对于辅助驱动电路30，可以使用在图4A到6B和图9A和9B中描述的结构中的辅助驱动电路。在存储元件73中，字选择线72连接到MOS晶体管74的栅极，位线75连接到MOS晶体管的一侧，并且电容76连接到另一侧。在存储设备7中，辅助驱动电路30加速字选择线72的驱动。
在写操作中，电压施加到选择行的字选择线72，数据传到对应的位线75，然后选择该行，以向MOS晶体管74的栅极提供电压。由此，信息存储在单元的电容76中，在该单元中MOS晶体管74的源极和漏极导通。
在读操作中，首先，将位线75设定为与预充电电源线(未示出)相同的电压。预充电电源线的电压设置为感测放大器的阈值电压。随后，预充电开关断开，在位线75中预充电的电压保持一段时间。然后，选择字选择线72以施加电压。由此，MOS晶体管74的源极和漏极导通，以将电容76中的信息传到位线75。由于位线75具有预充电电压，当电容76具有电荷时，其变为超过阈值电压的电压值，而当其没有电荷时变为低于阈值电压的电压值。这里，电压施加到感测放大器的控制端，以激活感测放大器，并且位线75的电压值变化成与关于阈值电压的“1”和“0”相对应的电压。在这时，相同的数据再次存储在存储单元的电容76中。最后，列选择开关转变到ON状态，以在位线75中输出信息。
根据半导体设备7(存储设备)，辅助驱动电路30布置在字选择线72的驱动电路20的相对侧，由此，在布置辅助驱动电路30的一侧上可以省略字选择电路71。因此，可以获得电路面积减小的优势，还可以通过辅助驱动电路30加速驱动速度，并可以使加速的水平信号线的延迟分布均匀化，有助于改进存储设备的读速率和写速率。
接下来，参考图22示出的方块图，将描述根据本发明实施例的半导体设备为存储设备的示例性结构。在图22中，作为例子，示出了由动态逻辑电路形成的PLA(可编程逻辑阵列)构造的可编程逻辑阵列。
如图22所示，半导体设备(可编程逻辑阵列)8是由动态逻辑电路形成的PLA(可编程逻辑阵列)。要考虑的是，当通过驱动信号DRVE灭活驱动电路20时，驱动电路20将所有的输出转变到低电平。在通过PRE信号预充电之后，当来自逻辑电路22的输入在前一级确定时，驱动电路20被驱动电路20的驱动信号DRVE激活。当辅助驱动电路30被辅助驱动电路30的激活信号ACLE激活时，在上升沿的转变可以被加速。
根据半导体设备(可编程逻辑阵列)8，可编程逻辑阵列的驱动可以被加速。具体地，因为，由于逻辑运算流程因而总体上难以形成在两端上驱动的结构，所以半导体设备提供了加速分布参数电路形成的信号线的优点。
根据本发明实施例的半导体设备用来减小面积，还用于对具有分布参数电路作为负载的控制信号线的驱动电路进行加速，包括固态成像设备，诸如CMOS图像传感器和电荷耦合器件(CCD)；存储设备，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、和非易失性存储器；以及可编程逻辑阵列，诸如PLA。
本领域的技术人员应该理解，在所附权利要求或其等同范围内，根据设计需要和其它因素，可以进行各种修改、结合、子结合和改变。
相关申请的交叉参考本发明包含涉及2006年2月27日在日本专利局提交的日本专利申请JP2006-049730的主题，其全部内容并入这里作为引用。
权利要求
1.一种半导体设备，具有可操作来驱动具有延迟的电路的驱动电路，所述半导体设备包括辅助驱动电路，可操作来加速所述驱动电路的驱动，其接收所述驱动电路的驱动信号作为输入信号。
2.根据权利要求1的半导体设备，其中，所述输入信号是检测转变电平的信号。
3.根据权利要求1的半导体设备，其中，在逻辑电路的逻辑阈值中，在上升沿的驱动阈值低于在下降沿的驱动阈值，其中所述逻辑电路接收输入信号，该输入信号是已经驱动所述驱动电路的信号。
4.根据权利要求1的半导体设备，包括所述辅助驱动电路，可操作来响应于单个驱动或多个驱动而加速，所述驱动由所述驱动电路驱动，该驱动电路被提供多个电压，并且所述驱动由该电压驱动。
5.根据权利要求1的半导体设备，包括在所述电路中的给定点的单个辅助驱动电路或多个辅助驱动电路。
6.根据权利要求1的半导体设备，其中，切换所述辅助驱动电路的激活/灭活的激活信号与所述驱动电路的驱动信号相同。
7.根据权利要求1的半导体设备，其中，所述辅助驱动电路包括电平感测电路，可操作来监测所述电路的电路负载的信号转变；以及标志存储器，可操作来临时存储加速驱动的状态，其中，所述电平感测电路和所述标志存储器的每个输出用来确定驱动，以驱动所述电路负载。
8.根据权利要求1的半导体设备，其中，所述半导体设备为具有所述辅助驱动电路的固态成像设备。
9.根据权利要求1的半导体设备，其中，所述半导体设备为具有所述辅助驱动电路的存储设备。
10.根据权利要求1的半导体设备，其中，所述半导体设备为具有所述辅助驱动电路的可编程逻辑阵列。
全文摘要
提供一种半导体设备，其具有可操作来驱动具有延迟的电路的驱动电路，该半导体设备包括可操作来加速该驱动电路的驱动的辅助驱动电路，其接收驱动电路的驱动信号作为输入信号。
文档编号H03K5/14GK101060594SQ200710103590
公开日2007年10月24日 申请日期2007年2月27日 优先权日2006年2月27日
发明者大池佑辅 申请人:索尼株式会社