专利名称：电平移位电路的制作方法
技术领域：
本发明涉及一种电平移位电^各(level shift circuit),特别涉及一种 液晶显示器的源才及驱动器(source driver)中的一种电平移位电路。
背景技术：
图1示出了一现有电平移位电路100的电路图。电平移位100包括多个 晶体管101至105。 一低电压信号INI输入至晶体管104的栅极，且一反相 低电压信号INB1输入至晶体管105的栅极。晶体管104及晶体管105分别电 性连接至晶体管102及晶体管103。晶体管102及晶体管103彼此交叉耦合 并形成为钳位晶体管(clamping transistor )。控制信号CTRL0输入至晶体 管101的栅极。电压VDDA耦接至晶体管101，电压VSSA则耦合至晶体管104、 105。晶体管102、 103共同耦接至节点(node) nl。节点nl上具有电压Vl。 晶体管103输出一高电压信号0D51,且晶体管102输出一反相高电压信号 0DB51。图2显示了当输入信号INI自一高逻辑状态转换为一低逻辑状态时电平 移位电路100中的信号波形。输入信号的转换是从时间T21开始。在时间T21， 控制信号CTRLO升高，以使晶体管101断开，从而使得电压V1下降。晶体管 102被导通并将电压Vl耦合至其漏极。由于信号0DB51的电压电平够高足以 断开晶体管103，因此，控制信号CTRL0在时间T22处略为下降，因而使晶 体管101处于半导通状态，使得电压VI及信号0DB51的电平在时间T22处开 始上升。然而，若输入信号IN1的电平过低，则在转变结束时(在时间T23 处)，信号0DB51的电平将不会上升到足以完全断开晶体管103的电平。对于 此低输入信号而言，当控制信号CTRL0导通晶体管101时，处于半导通状态 的晶体管103将一高电压耦合至其漏极，如此使得晶体管102断开并将信号 0DB51保持于相对较低的电平。因此，晶体管103被导通且信号OD51被拉高， 最后导致电平转换失败
发明内容
本发明的一目的是提供一种用于将一低电压输入信号转换为一高电压输 出信号的电平移位电路，其防止了归因于低输入电压而导致的转换失败。本发明的另一目的是提供一种用于将一低电压输入信号转换为一高电压 输出信号的方法，其防止了归因于低输入电压而导致的转换失败。'本发明提供一种用于将一低电压输入信号转换为一高电压输出信号的电平移位电^^,电平移位电^各包^r:两对晶体管、 一控制单元(control unit) 及一电荷共享单元(charge-sharing unit)。其中一对晶体管均响应输入信 号而导通，以使得参考电压节点上的电压耦接至另一对晶体管中的一个晶体 管的一栅极。控制单元分别在第一及第二周期对一来自参考电压节点 (reference voltage node)的第——参考电压(reference voltage)进4亍解 耦合及耦合。电荷共享单元的晶体管的栅极耦接至第二参考电压，在第一周 期的至少一部分期间耦合参考电压节点上的电压。本发明进一 步提供一种藉由使用至少两对晶体管而将 一低电压输入信号 转换为一高电压输出信号的方法，其中，其中一对晶体管均响应输入信号而 导通，以使参考电压节点上的电压耦接至另 一对晶体管的 一个晶体管的栅-极， 其包含以下步骤在第一及第二周期分别对一来自参考电压节点的第一参考 电压进行解耦合及耦合；晶体管的栅极耦接第二参考电压，在第一周期的至 少 一部分期间 一耦合参考电压节点上的电压。在本发明中，由于电荷共享单元配置在电平移位电路中，因此，电荷共 享单元暂时短路以防止转变失败。为使得本发明的前述及其它目标、特征及优点易于理解，下文中将详细 描述附图示出的较佳实施例。
提供附图以增加对本发明的进一步理解，且其并入说明中并构成说明中 的一部分。图1示出了一现有电平移位电路100的一电路图。 .图2示出了图1所说明的电平移位电路IOO的一时序图。 图3示出了本发明实施例的一电平移位电路300的一电路图。 图4示出了本发明实施例的电平移位电路300的一时序图。 附图符号说明31:控制单元 32:电荷共享单元 100:电平移位电路101、 102、 103、 104、 105、 311、 321、 331、 332、 333、 334:晶体管300:电平移位电3各CTRL0、 CTRL、 CTRL1:控制信号IN、 IN1:低电压输入信号INB、 INB1:反相低电压输入信号nl、 n2:参考电压节点OD51:高电压信号0DB5:信号0DB51:反相高电压信号T20、 T21、 T22、 T23、 T40、 T41、 T42、 T43、 T44:时间 VI、 V2:电压 VDDA、 VSSA:电压具体实施方式
'请参看附图以描述本发明，其中图示了具有本发明的作为范例的实施例。 然而，本发明以多种不同形式呈现且不被理解为仅限定于本文中所提出的实 施例。在附图中，只要在后续附图中再次出现相同部件，则其以相同的参考 数字来表示。图3示出了本发明实施例的一电平移位电路300的电路图。电平移位电 路300将一低电压输入信号转换为一高电压输出信号。举例而言， 一低电压 输入信号指的是一具有0伏特至2. 3伏特的一动态范围的信号，而一高电压 输出信号指的是一具有0伏特至20伏特的一动态范围的信号。为熟习此项技 术的人士所理解的是，低电压输入信号及高电压输出信号的动态范围不限于 上述的动态范围。电平移位电路包括 一控制单元31、 一电荷共享单元32、 一,一对晶体 管331及334、以及一第二对晶体管332及333。控制单元31包括一晶体管 311。电荷共享单元包含一晶体管321。晶体管311、 331、 33Z是PMOS晶体
管，且晶体管321、 333、 334是賜OS晶体管。晶体管332、 333均依据输入 信号IN而导通，以使得一参考电压节点n2上的电压耦接至另一对中的晶体 管或332的栅极。更具体地说，当低电压输入信号IN的状态为高电平且 反相低电压输入信号INB为低电平时，晶体管332、 333均导通以使得参考电 压节点n2上的电压V2耦合至晶体管331的栅极。当低电压输入信号IN的状 态为低导通且反相低电压信号INB为高导通时，晶体管331、 334均导通以使 得参考电压节点n2上的电压V2耦接至晶体管332的栅极。晶体管331的源极电性连接至参考电压VDDA，其栅极接收控制信号CTRL, 其漏极则电性连接至参考电压节点n2。晶体管331的源极及晶体管332的源 极电性连接至晶体管311的漏极，晶体管331的栅极电性连接至晶体管332 的漏极，且晶体管332的栅极电连接至晶体管331的漏极。晶体管333的源 极及晶体管334的源极电性连接至参考电压VSSA。晶体管333的漏极电性连 接至晶体管331的漏极。晶体管334的漏极电性连接至晶体管332的漏极。 晶体管321被当做开关来使用，其第一源/漏极电性连接至晶体管333的漏极， 其第二源/漏极电性连接至晶体管334的漏极，其栅极则接收控制信号CTRL1。图4显示了当输入信号IN自一高逻辑状态转换为一低逻辑状态时电平移 位电路300中的信号波形。转换从时间T41开始。在自时间T41至T44的一 转换周期中，控制单元31因信号CTRL的高逻辑状态而将参考电压VDDA与参 考电压节点n2电性隔离，并在转换周期外的一驱动周期中因信号CTRL的低 逻辑状态，而将参考电压VDDA耦接至参考电压节点n2。控制信号CTRL在时 间T42处略为下降，从而部分导通晶体管311。此外，由于信号CTRL1的高、 低逻辑状态，电荷共享单元32分别在时间T42至T43的一段时间之内及之外 将晶体管333、 334的漏极相互耦合及隔离。当输入信号IN自高逻辑状态转 换为低逻辑状态时，因为晶体管331此时是导通状态，因此电荷共享单元32 在时间T42至T43时，将参考电压VSSA耦合至晶体管332的栅极，且将参考 电压节点n2上的电压V2耦合至其漏极。电荷共享单元32在时间T42至T43 期间之外，因信号CTRL的低逻辑状态而将参考电压VSSA与晶体管332的栅 极相互隔离。因此，在自时间T42至T43的期间，信号0DB5的电平上升。由于晶体管331及332的漏极相互耦合有助于增加待断开晶l管332或 331的一册极电压，因此与现有电平移位电路相比，电平移位电路300可适用 于更低电平的输入信号。 虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰， 因此本发明的保护范围当视本发明的申请专利范围所界定者为准。
权利要求
1.一种用于将低电压输入信号转换为高电压输出信号的电平移位电路，该电路包含两对晶体管，其中一对的两个晶体管依据一输入信号而导通，使得一参考电压节点上的电压耦合至另一对中一个晶体管的栅极；一控制单元，其分别在一第一及第二周期将该参考电压节点及一第一参考电压进行电性隔离及耦合；以及一电荷共享单元，在该第一周期的至少一部分期间内，将一第二参考电压耦合至已耦合有该参考电压节点上电压的晶体管栅极。
2. 如权利要求1所述的电平移位电路，其中，该控制单元包含 一第一晶体管，其源极接收该第一参考电压，其栅极接收一第一控制信号，其漏极连接至该参考电压节点；其中，该第一控制信号在该第一及第二周期具有第一电平及第二电平， 以使得该第一晶体管分别在该第一及第二周期断开及导通。
3. 如权利要求2所述的电平移位电路，其中，该等晶体管包含 一第二晶体管及第三晶体管，其中，该第二晶体管的源极及该第三晶体管的源极电性连接至该第一晶体管的漏极，该第二晶体管的栅极电性连接至 该第三晶体管的漏极，且该第三晶体管的栅极电性连接至该第二晶体管的漏 极；以及一第四晶体管及第五晶体管，其中，该第四晶体管的源极及该第五晶体 管的源极电性连接至该第二参考电压，该第四晶体管的漏极电性连接至该第 二晶体管的漏极，该第五晶体管的漏极电性连接至该第三晶体管的漏极。
4. 如权利要求3所述的电平移位电路，其中，该电荷共享单元包含 一开关，其第一端电性连接至该第四晶体管的漏极，其第二端电性连接至该第五晶体管的漏极，且受一第二控制信号控制；其中，该第二控制信号在该第 一周期的该部分期间之内及之外分别具有 一第三及第四电平，使得该第四及该第五晶体管的漏极分别在该第一周期的 该部分期间之内及之外相互耦合及隔离。
5. 如权利要求4所述的电平移位电路，其中，该开关以及该第四及第五 晶体管是画OS晶体管，且该第一、第二及第三晶体管是PMOS晶体管。
6. 如权利要求4所述的电平移位电路，其中，该第一参考电压高于该第 二参考电压。
7. —种使用至少两对晶体管将低电压输入信号转换为高电压输出信号 的方法，其中一对的两个晶体管依据一输入信号而导通，使得一参考电压节 点上的 一 电压耦合至另 一对中 一个晶体管的栅极，该方法包含以下步骤分别在一第一及第二周期将该参考电压节点及一第一参考电压进行电性 隔离及耦合；及在该第一周期的至少一部分期间内，将一第二参考电压耦合至已耦合有 该参考电压节点上电压的晶体管栅极。
8. 如权利要求7所述的方法，其进一步包含使用控制单元分别在该第一 及第二周期将该参考电压节点及该第一参考电压进行电性隔离及耦合，其中，该控制单元包含一第一晶体管，其源极电连接至该第一参考电压、其栅极接收一第一控 制信号，其漏极电性连接至该参考电压节点；其中该第一控制信号在该第一及第二周期分别具有一第一及第二电平， 以使得该第 一 晶体管分别在该第 一及第二周期断开及导通。
9. 如权利要求8所述的方法,其中，该等晶体管包含 一第二晶体管及一第三晶体管，其中，该第二晶体管的源极及该第三晶体管的源极电性连接至该第 一晶体管的漏极，该第二晶体管的栅极电性连接 至该第三晶体管的漏极，且该第三晶体管的栅极电性连接至该第二晶体管的 漏才及；以及一第四晶体管及一第五晶体管，其中，该第四晶体管的源极及该第五晶 体管的源极电性连接至该第二参考电压，该第四晶体管的漏极电性连接至该 第二晶体管的漏极，该第五晶体管的漏极电性连接至该第三晶体管的漏极。
10. 如权利要求9所述的方法，其进一步包含使用一电荷共享单元在该第 一周期的部分期间内，将该第二参考电压耦合至已耦合有该参考电压节点上 电压的晶体管栅极，其中，该电荷共享单元包含一开关，其第一端具有电性连接至该第四晶体管的漏极，其第二端电性 连接至该第五晶体管的漏极，且受一第二控制信号控制；其中，该第二控制信号在该第 一周期的该部分期间之内及之外分别具有 一第三及第四电平，以使得该第四及该第五晶体管的该漏极分别在该第一周期的该部分期间之内及之外相互耦合及隔离。
11. 如权利要求10所述的方法，其中，该开关以及该第四及第五晶体管是丽0S晶体管，且该第一、第二及第三晶体管是PMOS晶体管。
12. 如权利要求10所述的方法，其中，该第一参考电压高于该第二参考 电压。
全文摘要
本发明提供一种用于将一低电压输入信号转换为一高电压输出信号的电平移位电路。电平移位电路包括两对晶体管、一控制单元以及一电荷共享单元。其中一对晶体管均响应输入信号而导通，以使得参考电压节点上的电压耦合至另一对晶体管中的一个晶体管的栅极。控制单元分别在第一及第二周期对一来自参考电压节点的第一参考电压进行解耦合及耦合，及一电荷共享单元暂时短路以防止转换失败。
文档编号H03K19/0185GK101166027SQ20071013836
公开日2008年4月23日 申请日期2007年8月1日 优先权日2006年10月12日
发明者张育瑞 申请人:奇景光电股份有限公司