专利名称：双向信号接口及相关系统和方法
优先权要求
本申请要求于2006年12月22日提交的美国临时申请序列号为No.60/876,592的申请的优先权，其被包含于此以做参考。
背景技术：
双向信号(bidirectional signal)接口允许产生具有不同电压电平的逻辑信号的两个或更多电路之间的通信。例如，假如处理器产生等于0伏(V)的低逻辑电平(例如，逻辑0电平)和等于1.8V的高逻辑电平(例如，逻辑1电平)，并且存储器产生等于0V的逻辑0电平和等于2.7V的逻辑1电平。因为它们的逻辑1电平不同，所以一般不能将处理器的信号(例如，数据地址)节点直接地连接至存储器的对应的信号节点。代替地，将双向信号接口布置在处理器和存储器之间，接口将来自处理器的逻辑-1信号的电压电平转换为存储器的逻辑-1电压电平，并将来自存储器的逻辑-1信号的电压电平转换为处理器的逻辑-1电压电平。
很多已知的双向信号接口要求一个或更多的方向信号(directionsignal)，方向信号表示在特定时刻哪个耦合电路(例如，上述例子中的处理器或存储器)正将信号驱动至特定的信号节点。例如，当处理器将逻辑信号驱动至信号节点时，处理器可以产生一方向信号，其向接口指示处理器是信号的源。同样，当存储器驱动逻辑信号至相同信号节点时，存储器可以产生一方向信号，其向接口指示存储器是信号的源。
但是一些电路不能产生方向信号。
幸运地是，一些已知的双向信号接口不要求方向信号。
但是这些双向信号接口可能具有不理想的特性。例如，现有接口速度可能相对较慢，而且可能因此限制耦合电路之间的带宽。此外，在备用状态中，即无信号转换期间，现有接口可能消耗大量的能量。
发明内容
根据本发明的实施方案，双向信号接口包括第一节点和第二节点以及第一转换电路和第二转换电路。第一节点和第二节点分别可操作来接收第一逻辑信号和第二逻辑信号。第一转换电路具有连接在第一节点和第二节点之间的第一信号路径，其可操作来感测第一节点上的第一逻辑信号的转换，并且响应于所述转换，可操作来将第一逻辑信号经由第一信号路径连接至第二节点。第二转换电路具有连接在第一节点和第二节点之间并与第一信号路径并联的第二信号路径，其可操作来感测第二节点上的第二逻辑信号的转换，并且响应于第二逻辑信号的转换，可操作来将第二逻辑信号经由第二信号路径连接至第一节点。
根据本发明的另一实施方案，第一信号路径可以不与第二信号路径并联，第一转换电路响应于第一逻辑信号的转换，可操作来禁止第二转换电路在第一预定时间内将第二逻辑信号连接至第一节点，以及第二转换电路响应于第二逻辑信号的转换，可操作来禁止第一转换电路在第二预定时间内将第一逻辑信号连接至第二节点。
双向信号接口的该实施方案可以比现有接口更加快速，并且消耗更少的备用能量。
图1为根据本发明的实施方案的包括双向信号接口的电子系统的电路图； 图2为根据本发明的实施方案的图1的双向接口的一部分的电路图，其用于将第一电路的信号节点连接至第二电路的对应信号节点； 图3为根据本发明的实施方案的图2的通过电路的示意图； 图4为根据本发明的实施方案的图2的低电压-至-高电压单向转换器的示意图； 图5为根据本发明的实施方案的图4的使能信号转换器的示意图； 图6为根据本发明的实施方案的图4的缓冲器的示意图； 图7为根据本发明的实施方案的图2的高电压-至-低电压单向转换器的示意图； 图8为根据本发明的实施方案的图7的缓冲器的示意图； 图9为根据本发明的实施方案的图1的双向接口的一部分的电路图，其将第一电路的信号节点连接至第二电路的对应信号节点； 图10为根据本发明的实施方案的图9中信号的时序图； 图11为根据本发明的另一实施方案的图10中信号的时序图； 图12为根据本发明的实施方案的图9的低电压-至-高电压输入缓冲器的示意图； 图13为根据本发明的实施方案的图9的低电压边缘检测器的示意图； 图14为根据本发明的实施方案的图13中的信号的时序图； 图15为根据本发明的实施方案的图9的方向检测器-和-高驱动强度路径使能(direction-detector-and-high-drive-strength-path-enable，简称为DDHDSPE)电路的示意图；以及 图16为根据本发明的实施方案的图9的高电压-至-低电压多路复用器和保持缓冲器的示意图。
具体实施例方式 图1为电子系统10的电路图，根据本发明的实施方案，其包括具有复用能力的双向信号接口12。如以下结合图2-8所讨论，接口12可以比现有双向接口更加快速并且消耗更少的备用能量，而且还可以提供优于现有接口的其他优点。
除了接口12之外，系统10还包括主电路14和一个或多个从电路161-16n，主电路14由低电源电压VA和公共电源电压VC供能，从电路161-16n由VC和各自的独立高电源电压VB1-VBn供能，其中高电源电压VB1-VBn可以是相同的或不同的。例如，系统10可以为一部手机，主电路14可以为由VA＝1.8V和VC＝0V(接地)供能的微处理器，而从电路161-16n可以是由VB1-VBn＝2.7V和VC＝0V供能的非易失性存储器电路，并且每个存储各自的手机配置固件(为了清楚，图1中省略了手机的其他元件)。例如，存储器161可以存储为在美国工作的手机而配置的固件，而存储器162可以存储为在欧洲工作的手机而配置的固件。
主电路14经由总线A总线发送和接收信号(例如，数据和地址信号)，例如，其可以遵守安全数字输入/输出(SDIO)或多媒体卡(MMC)总线协议，并产生分别对应于从电路161-16n的使能信号E1-En。因为主电路14由VA和VC供能，因此由主电路产生的信号的高逻辑电平(例如，逻辑1电平)等于VA，而低逻辑电平(例如，逻辑0电平)等于VC。
类似地，从电路161-16n中的每个电路可以经由各自的总线B总线1-B总线n发送和接收信号(例如，数据和地址信号)，例如，其也可以遵守SDIO或MMC总线协议。因为从电路161-16n由VB1-VBn和VC供能，因此从电路产生的信号的高逻辑电平分别等于VB1-VBn，而低逻辑电平等于VC。
工作时，接口电路12将来自主电路14的信号连接并转换至由从电路161-16n中选择的一个，并且还将选择的从电路的信号连接并转换至主电路。
例如，假如主电路14为处理器，从电路161-16n为存储器，并且主电路请求从从电路161中读取数据。
首先，主电路14为使能信号E1产生有效的逻辑电平(即，高逻辑电平)，并且在A总线上传送存储器位置的地址以在从电路161中读取。
接着，响应于用于E1的有效的逻辑电平，接口12将A总线上的地址信号连接至B总线1，但不连接来自A总线的B总线2-B总线n。尤其，对于具有高逻辑电平的A总线上的地址信号，接口12将来自电压VA的这些信号转换至电压VB1，并且将转换的信号驱动至B总线1的对应线路。对于具有低逻辑电平的A总线上的地址信号，无需转换，因为主电路14和选择的从电路161的低逻辑电平均等于VC；因此，接口12将这些信号驱动至B总线1的对应线路而不转换它们。此外，如以下结合图6、8和14所讨论，接口12可以提供瞬态驱动“升压”，使得接口驱动至B总线1的信号具有处于期望范围内，例如，1-100纳秒(ns)内的上升和/或下降时间。因此，与现有双向接口相比，该瞬态驱动升压可以增加接口12的信号带宽。
然后，选择的从电路161接收具有合适的高电压电平VB1和低电压电平VC的B总线1地址信号，并且分别响应于这些信号，从被编址的位置中重新获取数据。
接着，选择的从电路161将重新获取的数据驱动至B总线1。
然后，响应于用于E1的仍有效的逻辑电平，接口12将B总线1上的数据信号连接至A总线，并且保持B总线2-B总线n不被连接到A总线。尤其，对于具有高逻辑电平的B总线1上的数据信号，接口12将来自电压VB1的这些信号转换至电压VA，并将转换的信号驱动至A总线的对应线路。对于具有低逻辑电平的B总线1上的数据信号，无需转换，因为主电路14和选择的从电路161的低逻辑电平均等于VC；因此，接口12将这些信号驱动至B总线1的对应线而不进行转换。此外，如以下结合图6、8和14所讨论，接口12可以提供瞬时驱动升压，使得接口驱动至A总线的信号具有处于期望范围，例如，1-100纳秒(ns)内的上升和/或下降时间。
随后，主电路14重新获取来自A总线的被请求的数据。
接口12继续以上述方式在主电路14和选择的从电路161之间连接信号，直到主电路通过将E1转变为无效的逻辑电平而指示其不再需要与选择的从电路进行通信。
接着，响应于E1的无效的逻辑电平，接口12不从A总线连接B总线1，并保持B总线2-B总线n不被连接到A总线。
依然参照图1，关注系统10的另一实施方案。例如，VA可以大于或等于VB1-VBn中的一些或所有；对于VB1-VBn中等于VA的电源电压，接口12不需要转换来自主电路14或来自从电路161-16n的信号的高逻辑电平。此外，尽管未在图1中示出，从电路161-16n可以分别接收使能信号E1-En；当从电路不接收E1-En时，主电路14可以经由A总线和接口12发送预定的初始化序列，使得选择的从电路16“获知”其已经被选取。此外，可以用产生使能信号的主电路替换从电路161-16n，使得电路161-16n中的任何一个能够开始与主电路14通信。而且，系统10可以包括连接至相同或各个总线A总线的多个主电路14。另外，主电路14可以不仅仅为处理器，并且从电路161-16n可以不仅仅为存储器。此外，尽管图1中所示的是分散的集成电路(IC)，但是可以将接口12、主电路14和从电路161-16n中的一个或更多布置在相同的IC芯片上，例如，可以将系统10或一部分的系统设置在单个IC芯片上。而且，主电路14可以通过激活使能信号E1-En中的多个而向多个从电路16同时发送信号。另外，主电路14和从电路161-16n可以接收不同的低电源电压VC，在这种情况下，接口12可以转换低逻辑电平。
图2为接口电路12(图1)的耦合电路20的示意图，其中，根据本发明的实施方案，耦合电路可操作地将A总线中的单条线路连接至选择的B总线的对应线路。接口电路12包括用于总线B总线1-B总线n(图1)中的每条线路22的各个耦合电路20。例如，假如A总线(图1)包括6条线路241-246(仅仅在图2中示出了一条线路24)，并且B总线1-B总线n每个各自包括六条对应线路221-226(仅仅在图2中示出了1条线路22)。因此，对于B总线1，接口电路12包括六个耦合电路20，其分别连接A总线的线路221和B总线1的241、线路222(A总线)和242(B总线1)、线路224和243、线路224和244、线路225和245以及线路226和246之间的信号。同样，对于B总线2-B总线n中每个，接口电路12包括六个单独的耦合电路20，对于总线B总线1-B总线n，一共有6·n个耦合电路20。此外，A表示A总线的任意一条线路24所携带的逻辑信号，B表示B总线1-B总线n中选择的一个的对应线路22所携带的逻辑信号，EA表示对应于B总线1-B总线n中选择的一个的使能信号E1-En中的一个，而VB表示对应于B总线1-B总线n中选择的一个的从电源电压VB1-VBn中的一个。此外，A高和B高分别表示信号A和B的高逻辑电平VA和VB，而A低和B低分别表示信号A和B的低逻辑电平VC。
耦合电路20包括连接至A总线线路24的节点26和连接至选择的B总线线路22的节点28，并且包括并联连接在节点26和28之间的通过电路(pass-through circuit)30、升压转换器(step-up translator)32以及降压转换器(step-down translator)34。
节点26和28可以是接口12的外部引脚，或者如果接口设置在与主电路14或从电路16相同的芯片上，节点26和28以是芯片上的外部节点。
通过电路30接收电源电压VA和VC，并且可操作地接收主电路14驱动至节点26的低逻辑电平A低，而且可操作地将A低连接至节点28作为对应的低逻辑电平B低；通过电路30还可操作地接收选择的从电路16驱动至节点28的低逻辑电平B低，并可操作地将B低连接至节点26作为对应的低逻辑电平A低。因为在该实施方案中A低＝B低＝VC，对于A低至B低的切换，无需电压电平转换，反之亦然。此外，因为在该实施方案中，VC小于VA和VB，因此通过电路30仅仅需要接收这两个电源电压中较低的一个，在该实施方案中，较低的电源电压为VA。以下结合图3进一步描述通过电路30。
升压转换器32接收电源电压VA、VB和VC，并且可操作地接收主电路14驱动至节点26的高逻辑电平A高，将A高转换为对应的高逻辑电平B高，接着将B高驱动至节点28。例如，假如当使能信号EA具有有效电平时，主电路14(图1)将节点26上的信号A从A低转换为A高。响应于该转换，升压转换器32以相对高的驱动强度将节点28上的信号B从B低转换为B高，使得B的上升时间位于期望的范围内，例如1-100ns，这依赖于具体应用。因此，转换器32以较低的驱动强度维持节点28上的电平B高，直到下列情况中的一种发生主电路14将A转换回A低，选择的从电路16将B转换回B低，或者主电路将EA转换为无效电平——较低的驱动强度允许主电路将A转换回A低或者允许从电路将B转换回B低，而接口12与现有接口相比不用消耗过多的能量。以下结合图4-6进一步描述升压转换器32。
降压转换器34接收电源电压VA、VB以及VC，并且可操作地接收选择的从电路16驱动至节点28的高逻辑电平B高，将B高转换成对应的高逻辑电平A高，并接着驱动A高至节点26。例如，假如当使能信号EA具有有效电平时，选择的从电路16(图1)将节点28上的信号B从B低转换为B高。响应于该转换，转换器34以相对高的驱动强度将节点26上的信号A从A低转换为A高，使得A的上升时间位于期望范围内，例如1-100ns，这依赖于具体应用。因此，转换器34以较低驱动强度维持节点26上的电平A高，直到下列情况中的一种发生选择的从电路16将B转换回B低，主电路14(图1)将A转换回A低，或者主电路将EA转换回无效电平——较低的驱动强度允许从电路将B转换回B低或者允许主电路将A转换为A低，而接口12与现有接口相比不消耗过多的能量。以下结合图7-8进一步描述降压转换器34。
图3为根据本发明的实施方案的图2的通过电路30的示意图。
电路30包括NMOS晶体管40，使其栅极节点42经由缓冲器44连接至EA、一个源极/漏极节点46连接至A-侧节点26、另一源极/漏极节点48连接至B侧节点28，以及基极(body)节点50连接至VC。晶体管40的阈值电压小于VA-VC的差值。例如，晶体管40的阈值电压可以大约为0.5V。
工作时，当EA具有有效的高逻辑电平VA时，缓冲器44将等于VA的电压驱动至栅极节点42。只要节点26和28中至少一个分别携带低逻辑电平A低或B低，栅极节点42上的电压VA就导通晶体管40，使得晶体管在节点26和28之间表现为低阻抗，一般几欧姆或者更少。
如果主电路14(图1)驱动等于VC的A低至节点26，那么“导通的”晶体管40可操作地将来自节点26的A低连接至节点28成为等于VC的B低。
同样，如果选择的从电路16(图1)将等于VC的B低驱动至节点28，那么“导通的”晶体管40可操作地将来自节点28的B低连接至节点26成为等于VC的A低。
考虑通过电路30的可选实施方案。例如，其中VA和VB为负电压，晶体管40可以为PMOS晶体管。
图4为根据本发明的实施方案的图2的升压转换器32的示意图，其中EB表示加强的(stepped-up)使能信号EA。即，如果信号EA具有有效的高电平EA高＝VA，那么对应的信号EB具有有效的高逻辑电平EB高＝VB。以下结合图5描述用于将EA高转换为EB高的转换器。
升压转换器32包括NAND门60、反相器62、四晶体管升压锁存器(four-transistor step-up latch)64以及驱动缓冲器66。NAND门60和反相器62由VA和VC供能，而锁存器64和驱动缓冲器66由VB和VC供能。
工作时，当信号A或信号EA具有低逻辑电平A低＝EA低＝VC时，缓冲器66相对于节点28表现为高输出阻抗。即，缓冲器66的输出不输出信号电平至节点28，使得其他电路例如通过电路30(图2)或者选择的从电路16(图1)可以控制节点28上的电压电平。
但是当EA＝EA高并且主电路14(图1)将信号A转换为高逻辑电平A高时，缓冲器66驱动高逻辑电平B高至节点28。响应于在EA＝EA高时信号A从A低到A高的转换，NAND门60在其输出处产生低逻辑电平A低，并且反相器62在其输出处产生高逻辑电平A高。响应于其各个栅极G上的这些输出电压A低和A高，锁存器64的NMOS晶体管68导通并将PMOS晶体管70的栅极G上拉至大约等于VC，并且NMOS晶体管72截止并且不导出电流。响应于其栅极G的电压VC，PMOS晶体管70导通并将锁存器-输出节点74上拉至电压VB。接着，缓冲器66将该电压VB驱动至节点28，以产生具有高逻辑电平B高＝VB的信号B。如果在A转换为A高之前信号B为B低，那么，如以下结合图6进一步所述，因为缓冲器66以相对高驱动强度驱动节点28一段预定时间，B以期望的上升时间从B低转换为B高；在预定时间过去后，缓冲器66以相对低的驱动强度驱动节点28。
当主电路14(图1)将EA转换回EA低或者将A转换回A低时，缓冲器66的输出在节点28处表现为高阻抗。响应于信号EA从EA高至EA低的转换或者A从A高至A低的转换，NAND门60在其输出处产生高逻辑电平A高，并且反相器62在其输出处产生低逻辑电平A低。响应于这些输出电压A高和A低，NMOS晶体管68“截止”，并且NMOS晶体管72“导通”，而且因此将锁存器-输出节点74降低至VC。响应于其栅极G处的电压VC，PMOS晶体管76“导通”并将PMOS晶体管70的栅极升高至VB，因此使晶体管70“截止”。响应于其输入处的电压VC，缓冲器66“截止”并在节点28处表现为高输出阻抗。
依然参照图4，考虑升压晶体管32的其他实施方案。例如，如果VA和VB相对于VC为负，则可以用两个锁存器64替代升压锁存器64。
图5为升压转换器80的示意图，根据本发明的实施方案，其用于将使能信号EA转换为图4的加强的使能信号EB。
除了转换管80缺少类似于缓冲器66的输出缓冲器之外，转换器80在结构和功能上类似于图4的转换器32，并且包括替换NAND门60的反相器82。响应于主电路14(图1)将EA从EA低＝VC转换为EA高＝VA，类似于锁存器64(图4)的升压锁存器84将EB从EB低＝VC转换成EB高＝VB，并且只要主电路将EA保持为EA高，就使EB保持在EB高。相反，响应于主电路14将EA从EA高转换为EA低，锁存器84将EB从EB高转换为EB低，并且只要主电路将EA保持在EA低，就使EB保持为EB低。
图6为根据本发明的实施方案的图4的缓冲器66的示意图。
缓冲器66包括高强度驱动路径90以及低强度驱动路径92。
高强度驱动路径90包括延迟反相器94、由VB和VC供能的三输入NAND门96以及由VB供能的“强”PMOS驱动晶体管98。
低强度驱动路径92包括由VC和VB供能的两输入NAND门100、由VB供能的“弱”PMOS驱动晶体管102以及可选的上拉电阻器104。如果上拉电阻器104出现，那么即使单独的晶体管102不是弱晶体管，其也可以使得晶体管102变弱。
如以上结合图4所讨论，在主电路14(图1)将EA转换为EA高并将A转换为A高之前，晶体管72(图4)将节点74处的电压上拉至VC。
因此，晶体管98和102均“截止”。节点74处的电压VC迫使延时反相器94的输出处的电压等于VB，这就使得NAND门96的输出处的电压等于VB，因而使晶体管98“截止”。类似地，节点74处的电压VC也使得NAND门100的输出处的电压等于VB，并因而使晶体管102“截止”。
同样，如以上结合图4所讨论，当EA等于有效电平EA高(并因此当EB等于EB高)时，响应于主电路14(图1)将A转换为A高，晶体管70(图4)将节点74从VC上拉至VB。
依然参照图6，响应于EB＝EB高以及节点74处的电压从VC转换为VB，输入至NAND门96的所有信号等于VB，因此使得NAND门96的输出等于VC并且“导通”晶体管98。晶体管98被设计成对于节点28呈现出相对低的输出阻抗(几欧姆或者更少)。因此，晶体管98将信号B相对快速地从B低驱动为B高，例如，上升时间处于1-100ns范围内。
同样，响应于EB＝EB高以及节点74处的电压从VC转换为VB，输入至NAND门100的所有信号等于VB，因此使得NAND门100的输出等于VC并“导通”晶体管102。晶体管102和电阻器104(如果包括)的组合被设计成呈现给节点28一个比晶体管98表现的输出阻抗高的输出阻抗(例如，100kΩ)；因此，晶体管102和电阻器(如果包括)的组合具有相对低的驱动强度。可选地，可以省略电阻器104，并且可以将晶体管102设计成向节点28表现期望的输出阻抗。
但是，因为驱动路径90和92并联，因此当晶体管98和102都“导通”时，缓冲器66的整个驱动强度相对较强。
依然参照图6，在经过大于或等于信号B的期望上升时间的预定时间之后，NAND门96使晶体管98“截止”，使得缓冲器66的整个驱动强度变弱。在通过延迟反相器94的传播延迟时间(例如，3.5ns)之后，节点74上的电压VB迫使反相器的输出等于VC。在通过NAND门96的传播延迟时间(例如，0.3ns)之后，该NAND门的中间输入节点处的电压VC迫使该NAND门的输出节点等于VB，因此在短暂的传播延迟时间之后(例如，0.2ns)使强晶体管98“截止”。因为仅仅弱晶体管100保持“导通”，在节点74处的电压从VC转换为VB之后，缓冲器66的驱动强度在一段预定时间(例如，2.0ns)内变为相对低的强度，其中，预定时间等于通过反相器94、NAND门96以及晶体管98的传播延迟的总和。可以通过调整反相器94的延时而将该预定时间设置为期望值。
缓冲器66将节点28处的信号B不稳定地维持在B高，直到主电路14(图1)将节点26(图4)处的信号A转换为A低，或者选择的从电路16(图1)将节点28处的信号B转换为B低。
响应于主电路14(图1)将信号A转换为A低，NMOS晶体管72(图4)将节点74下拉至VC，这样迫使NAND门96和100的输出等于VB，并且因此使晶体管98和100“截止”。因为晶体管98和100“截止”，通过电路30(图2和3)相对容易地将节点28处的信号B上拉为B低＝VC，并且当从缓冲器66中导出少量的静电流或者没有导出静电流时，将B保持为B低。因此，当B处于B低时，缓冲器66消耗的静态功耗比仅具有无源上拉元件(passive pull-up element)，例如电阻器的缓冲器消耗的静态功耗少。
反之，响应于在主电路14(图1)将A转换为A低或者将EA转换为EA低之前选择的从电路(图1)将信号B转换为B低，晶体管102可以在相对短的时间段内形成朝向节点28的相对小的静电流。因为晶体管102为弱晶体管(或者电阻器104使其变弱)，所以该静电流相对较小，因此不足以阻止B转换为B低。此外，响应于节点28处的B低，通过电路30(图2和3)将节点26处的信号A转换为A低，这样使得晶体管98和102“截止”，并且因此而减小或者消除了如上所述由缓冲器66产生的朝向节点28的静电流。因而，当选择的从电路16将B从B高转换为B低时，缓冲器66可以形成朝向节点28的大的静电流的时间(例如，5-150ns)被限制为通过通过电路30(从节点28至节点26)的传播延迟以及通过升压转换器32(从节点26至节点28)的传播延迟的总和。
因此，因为缓冲器66可以形成的朝向28的静电流的大小和持续时间相对较小，与现有接口相比，接口12(图1)可以消耗明显更少的静态功耗。
参照图4-6，考虑升压转换器32的可选实施方案。例如，如果VA和VB小于VC，可以以两个锁存器64和两个锁存器84以及两个晶体管98和两个晶体管102分别代替锁存器64和锁存器84以及晶体管98和晶体管102。
图7为根据本发明的实施方案的图2的降压转换器34的示意图，其中，图5的转换器80将EA转换为EB。
转换器34包括NAND门110、反相器112以及驱动缓冲器114。NAND门110和反相器112由VB和VC供能，而驱动缓冲器114由VA和VC供能。
工作时，当信号B或信号EB具有低逻辑电平B低＝Eb低＝VC时，缓冲器114对节点26呈现出高输出阻抗，使得其他电路例如通过电路30(图2)或者主电路14(图1)可以控制节点26处的电压电平。
但是当EB＝EB高并且选择的从电路16(图1)将信号B转换为高逻辑电平B高时，缓冲器114将高逻辑电平A高驱动至节点26。响应于EB＝EB高时信号B从B低至B高的转换，NAND门110在其输出处产生低逻辑电平B低，而反相器112在其输出处产生高逻辑电平B高。响应于节点116处输出电压B高＝VB，缓冲器114将电压VA驱动至节点26，以产生具有高逻辑电平A高＝VA的信号A。如果信号A在B转换为B高之前为A低，那么，如下结合图8进一步所述，因为缓冲器114以相对高驱动强度驱动节点26一段预定时间，因此A以期望的上升时间从A低转换为A高；在预定时间过去后，缓冲器114以相对低驱动强度驱动节点26。
当主电路14(图1)将EA转换为EA低(因此有效地将EB转换为EB低)或者选择的从电路16(图1)将B转换为B低时，缓冲器114的输出在节点26处呈现出高阻抗。响应于信号EB从EB高至EB低的转换或者B从B高至B低的转换，NAND门110在其输出处产生高逻辑电平B高，并且反相器112在其输出处产生低逻辑电平B低。响应于节点116上的电平B低，缓冲器114“截止”，并在节点26处呈现出相对高的输出阻抗。
依然参照图7，考虑降压转换器34的另一实施方案。
图8为根据本发明的实施方案的图6的缓冲器114的示意图。除了缓冲器114的元件由VA和VC供能而不是由VB和VC供能之外，缓冲器114在拓扑结构和工作上类似于图4和6的缓冲器66，并且缓冲器的输出连接至节点26而不是节点28。因此，为了简洁省略了缓冲器114的详细讨论。
图9为接口电路12(图1)的耦合电路120的示意图，其中，根据本发明的实施方案，耦合电路可操作地将A总线(图1)的单条线路连接至选择的B总线(图1)的对应线路。耦合电路120是耦合电路20(图2)的可选方案。因此，在该实施方案中，接口电路12包括用于总线B总线1-B总线n(图1)中的每条线路22的各个耦合电路120，一共有6·n个耦合电路120。耦合电路120可以比耦合电路20更快地(即，以更少的延迟时间)在线路22和24之间连接信号，尤其是将高电平信号转换为低电平信号时更是如此。因此，耦合电路120的带宽可以宽于耦合电路20。
耦合电路120包括分别连接至A总线和选择的B总线线路24和22的节点122和124、连接在节点122和124之间的通过-和-升压转换器(下文的升压转换器)126以及也连接在节点122和124之间的通过-和-降压转换器(下文的降压转换器)128。
与耦合电路20的节点26和28(图2)类似，节点122和124可以为接口12的外部引脚，或者，如果接口设置在与主电路14或从电路16(图1)相同的芯片上，节点122和124可以为芯片上的内部节点。
升压转换器126接收电源电压VA、VB和VC，并可操作地接收主电路14(图1)驱动至节点122的信号A，以及可操作地将A切换为对应的信号B。更具体地，如果A＝A低＝VC，那么转换器126将VC驱动至节点124，使得信号B＝B低＝VC。并且如果A＝A高＝VA，那么转换器126将A高切换为对应的高逻辑电平B高＝VB，而且接着驱动B高至节点124，使得信号B＝B高。
例如，假如当使能信号EA具有有效的电平时，主电路14(图1)将节点122上的信号A低转换为A高。响应于该转换，升压转换器126以相对高的驱动强度将节点124上的信号B从B低转换为B高，使得B的上升时间处于期望的范围内，例如，1-100ns，这依赖于具体应用。此外，在B从B低转换为B高时，升压转换器126禁止降压转换器128一段预定时间(例如，1-200ns)，使得降压转换器不能将信号驱动至节点122。这样可以消除降压转换器128可能引入到节点122上的噪声。在预定时间过去之后，升压转换器126以较低的驱动强度保持节点124上的电平B高，直到下列情况之一发生主电路14将A转换回A低，选择的从电路16将B转换回B低，或者主电路将EA转换回无效的电平——较低的驱动强度允许主电路将A转换回A低或者允许从电路将B转换回B低，而接口12与现有接口相比并不消耗过量的能量。
类似地，假如在使能信号EA具有有效电平时，主电路14(图1)将节点122上的信号A从A高转换为A低。响应于该转换，升压转换器126以相对高的驱动强度将节点124上的信号B从B高转换为B低，使得B的下降时间处于期望的范围内，例如，1-100ns，这依赖于具体应用。此外，在B从B高转换为B低时，升压转换器126禁止降压转换器128一段预定时间(例如，1-200ns)，使得降压转换器不能驱动信号至节点122。在预定时间过去之后，升压转换器126以较低的驱动强度保持节点124上的电平B低，直到下列情况之一发生主电路14将A转换回A高，选择的从电路16将B转换回B高，或者主电路将EA转换为无效的电平——较低的驱动强度允许主电路将A转换回A高或者允许从电路将B转换回B高，而接口12与现有接口相比并不消耗过量的能量。
以下结合图10-16进一步描述升压转换器126。
依然参照图9，降压转换器128接收电源电压VA、VB和VC，可操作地接收选择的从电路16(图1)驱动至节点124的信号B，并可操作地将B切换为对应的信号A。尤其，如果B＝B低＝VC，那么转换器128将VC驱动至节点122，使得信号A＝A低＝VC。并且如果B＝B高＝VB，那么转换器将B高切换为对应的高逻辑电平A高＝VA，并且接着驱动A高至节点122，使得信号A＝A高。
例如，假如当使能信号EB具有有效的电平时，选择的从电路16(图1)将节点124上的信号B从B低转换为B高，诸如图5中电路80的电路将来自主电路14(图1)的EA转换为EB。响应于该转换，升压转换器128以相对高的驱动强度将节点122上的信号A从A低转换为A高，使得A从A低至A高的上升时间位于期望的范围内，例如1-100ns，这依赖于具体应用。此外，当A从A低转换为A高时，降压转换器128禁止升压转换器126一段预定时间(例如，1-200ns)，使得升压转换器不能驱动信号至节点124。这样可以消除升压转换器126可能引入到节点124上的噪声。在预定时间过去之后，降压转换器128以较低的驱动强度保持节点122上的电平A高，直到下列情况之一发生主电路14将A转换回A低，选择的从电路16将B转换回B低，或者主电路将EA(并且因此EB)转换为无效的电平——较低的驱动强度允许主电路将A转换回A低或者允许从电路将B转换回B低，而接口12并不消耗过量的能量。
类似地，假如当使能信号EB具有有效的电平时，选择的从电路16(图1)将节点124上的信号B从B高转换为B低。响应于该转换，降压转换器128以相对高的驱动强度将节点122上的信号A从A高转换为A低，使得A的下降时间位于期望范围内，例如1-100ns，这依赖于具体应用。此外，当A从A高转换为A低时，降压转换器128禁止升压转换器126一段预定时间(例如，1-200ns)，使得升压转换器不能驱动信号至节点124。在预定时间过去之后，降压转换器128以较低的驱动强度保持节点122上的电平A低，直到下列情况之一发生主电路14将A转换回A高，选择的从电路16将B转换回B高，或者主电路将EA(因而EB)转换为无效的电平——较低的驱动强度允许主电路将A转换回A高或者允许从电路将B转换回B高，而接口12并不消耗过量的能量。
以下结合图10-16进一步描述降压转换器128。
依然参照图9，升压转换器126包括输入缓冲器130、并联连接在输入缓冲器和节点124之间的高驱动强度信号路径132和低驱动强度信号路径134、连接至输入缓冲器的A信号边缘检测器136，以及连接至高驱动强度路径和边缘检测器的方向检测器-和-高强度驱动路径使能电路(DDHSDPE)138。
类似地，降压转换器128包括输入缓冲器140、并联连接在输入缓冲器140和节点122之间的高驱动强度信号路径142和低驱动强度信号路径144、连接至输入缓冲器140的B-信号边缘检测器146以及DDHSDPE电路138，DDHSDPE电路138连接至高驱动强度路径142和边缘检测器146。即，升压转换器126和降压转换器128“共用”DDHSDPE电路138。
图10为根据本发明的实施方案的图9的信号A和升压转换器126产生的信号的时序图。尽管被表示为具有零上升时间和零下降时间，应该理解这些信号具有非零的上升时间和非零的下降时间。此外，尽管未示出，一些信号可以相对于其他信号而被延迟。例如，A缓冲的边缘和A转换的边缘可以相对于A的对应边缘而被延迟，并且HDSA的边缘可以相对于A边缘的对应边缘而被延迟。
参照图9-10，升压转换器126的输入缓冲器130接收电源电压VA、VB和VC，并且可操作地接收由主电路14(图1)产生的信号A和EA，在节点148上将A切换为对应的信号A缓冲，在节点150上将A切换为对应的信号A转换。信号A缓冲具有与信号A相同的电压电平，并且因此是信号A的缓冲形式。信号A转换具有与对应的信号B将要具有的电压电平相同的电压电平。例如，如果A＝A高＝VA，那么A转换＝B高＝VB；类似地，如果A＝A低＝VC，那么A转换＝B低＝VC。
高驱动强度信号路径132包括高驱动强度缓冲器152，其接收电源电压VB和VC，并且响应于来自DDHSDPE电路138的高驱动强度使能信号HDSA，可操作地将节点150上的信号A转换切换为节点124上的对应信号B。例如，如果A转换＝VC，那么缓冲器152将A转换切换成B＝VC＝B低。类似地，如果A转换＝VB，则缓冲器152将A转换切换成B＝VB＝B高。缓冲器152在信号HDSA的持续时间内以相对高的驱动强度将信号B驱动至节点124，使得信号B具有期望范围内的上升/下降时间，例如，1-100ns。如下所讨论，信号HDSA具有至少与信号B的期望的上升/下降时间一样长的持续时间。此外，缓冲器152可以被设计成使得B的上升时间快于B的下降时间，或者反之亦然。
低驱动强度信号路径134包括多路复用器154和缓冲器156，两者均接收电源电压VB和VC。
响应于具有有效的高电平VB的EB，多路复用器154将节点150上的A转换连接至缓冲器156，这样以相对低的驱动强度将A转换驱动至节点124作为信号B。当HDSA和EB有效时，缓冲器152和156驱动信号B＝A转换至节点124；因此，升压转换器126的驱动强度为高。但是在HDSA恢复至无效电平之后，仅仅缓冲器156驱动信号B至节点124，使得升压转换器126的总驱动强度为低。这样的低驱动强度允许缓冲器152其后响应主电路14(图1)转换A而转换B，并允许选择的从电路16(图1)其后转换B，而接口12不消耗过量的能量。
反之，响应于具有无效的低电平VC的EB，多路复用器154将节点124连接至缓冲器156；因此，多路复用器和缓冲器形成弱锁存器，其将节点124与节点122进行隔离，并增强节点124上信号B的电平(B高或B低)。
A-信号边缘检测器136接收电源电压VA、VB和VC，响应于信号A从A低至A高和从A高至A低的每个转换，可操作地产生脉冲A边缘，并且可操作地产生用于在每个脉冲A边缘的持续时间TA边缘内禁止B-信号边缘检测器146的信号禁止B(其等于
)。脉冲A边缘具有等于VC的无效的低电平、等于VB的有效的高电平以及预定宽度TA边缘，预定宽度至少与信号B的期望的上升时间和下降时间的长度一样。例如，TA边缘可以在1-200ns的范围内。
DDHSDPE电路138接收电源电压VA、VB和VC，并且可操作地产生HDSA，因而响应于脉冲A边缘，可操作地使能高驱动强度缓冲器152。尽管HDSA被表示为具有与A边缘相同的宽度TA边缘，但是HDSA也可以具有与A边缘不同的宽度。此外，尽管禁止B被表示为具有与HDSA相同的宽度，但是禁止B也可以具有与HDSA不同的宽度。
依然参照图9-10，根据本发明的实施方案描述升压转换器126的工作。
当EA和EB具有无效的低电平(例如，EA＝EB＝EA低＝EB低＝VC)时，那么输入缓冲器130将节点150与节点122上的信号A隔离，并且多路复用器154将节点124上的信号B与节点150隔离。如上所述，多路复用器154将节点124连接至缓冲器156的输入，使得多路复用器和缓冲器形成增强节点124上的信号B的电平(B高和B低)的弱锁存器。此外，输入缓冲器130可以产生用于Atransltaed的默认电平(B低或B高)以阻止节点150电漂移，并且可以产生用于A缓冲的相应的默认电平(A低或A高)来阻止节点148电漂移。
接着，EA和EB转换为有效的高电平(例如，EA＝EA高＝VA并且EB＝EB高＝EB)。
如果信号A的逻辑电平与A转换和A缓冲的默认逻辑电平相同，那么输入缓冲器130维持节点150上的默认电压电平(B高＝VB或B低＝VC)，并且多路复用器154将该电压电平连接至缓冲器156的输入，其驱动该电压电平至节点124作为信号B。因为没有信号A的转换，边缘检测器136不产生A边缘，并且因此DDHSDPE电路138不激活高驱动强度缓冲器152。
但是如果当EA和EB分别转换为EA高和EB高时，信号A的逻辑电平不同于A转换和A绶冲的默认逻辑电平，或者如果当EA＝EA高和EB＝EB高时，A转换为不同于默认逻辑电平的逻辑电平，那么输入缓冲器130转换节点148和150上的电压电平。
例如，假如低逻辑电平为A转换和A缓冲的默认逻辑电平，并且A＝A高＝VA，或者在EA和EB分别转换为EA高和EB高之后快速地转换为VA。那么如图10中t0时刻所示，输入缓冲器130将节点148上的电压电平从A低＝VC转换为A高＝VA，并且将节点150上的电压电平从B低＝VC转换为B高＝VB。
响应于A缓冲从A低＝AC至A高＝VA的转换，如图10中t0时刻所示，A-信号边缘检测器136产生持续时间为TA边缘的的脉冲A边缘。边缘检测器136还产生脉冲
(即，禁止B具有有效的低电平B低＝VC)，以使得B-信号边缘检测器146在持续时间TA边缘内无效。
响应于脉冲A边缘的上升沿，DDHSDPE电路138产生持续时间等于或大于TA边缘的脉冲HDSA。
响应于HDSA的上升沿，高驱动强度缓冲器152以高驱动强度将B＝B高＝VB驱动至节点124。
在高驱动缓冲器152以相对高驱动强度将B高驱动至节点124的同时，多路复用器154将A转换＝B高连接至缓冲器156，这样以相对低的驱动强度将B高驱动至节点124。
但是因为缓冲器152和156均为活动状态，升压转换器126以总的高驱动强度驱动节点124。
在等于TA边缘的时间过去之后，如图10中t1时刻所示，A-信号边缘检测器136将A边缘转换回无效的逻辑电平A低＝VC，并且DDHSDPE电路138将HDSA转换回无效的逻辑电平B低＝VC以使高驱动强度缓冲器152无效。A-信号边缘检测器136还将禁止B转换为无效的电平B高＝VB以重新使能B-信号边缘检测器146。
然而，多路复用器154和低驱动强度缓冲器156继续保持节点124上的B＝B高＝VB。
依然参照图9-10，如果在TA边缘过去之后(例如，在t2时刻)，主电路14(图1)随后将A从A高转换回A低(或者将EA转换为EA低以及将EB转换为EB低)，那么升压转换器126以类似于以上所述的方式工作以将B低驱动至节点124，并因此继续工作以进行A的后续转换。
图11为根据本发明的另一实施方案的图10中信号的时序图，其中，信号A的半个周期TA/2小于脉冲A边缘的宽度TA边缘。
参考图9和11，如果主电路14以半周期TA/2≤TA边缘转换A，那么升压转换器126以比TA/2＞TA边缘时更宽的带宽转换B。只要TA/2≤TA边缘，脉冲A边缘有效地交迭，使得A边缘为持续有效的高逻辑电平B高＝VB。结果，在持续有效的逻辑电平B高＝VB时，DDHSDP电路138产生HDSA，使得只要TA/2≤TA边缘，高驱动强度缓冲器152就保持被使能。即，缓冲器152能够实质上立即地将信号B的转换驱动至节点124，而不用等待以下一系列情况等待边缘检测器136响应于A缓冲的转换产生A边缘，等待DDHSDP电路138响应于A边缘产生HDSA，以及等待缓冲器152响应于HDSA主动地变为使能。所以对于半周期TA/2≤TA边缘时的一系列A转换，持续使能高驱动强度缓冲器152，使得升压转换器以比对于信号A的每次转换使能和禁止缓冲器152，如当TA/2＞TA边缘时发生的带宽更宽的带宽将A切换为B。
参照图9-11，当EA和EB随后在t3时刻转换为无效的低电平VC时，缓冲器130将信号A缓冲和A转换驱动为其各自的默认电平(这里为低逻辑电平VC)，A-信号边缘检测器136将信号禁止B驱动为其默认电平(这里为高逻辑电平VB)，并且多路复用器154将节点150从节点124断开，并将节点124连接至弱缓冲器156的输入。
同样，参照图9-11，根据本发明的实施方案，讨论降压转换器128的布局。在该实施方案中，如图10-11所示，信号B、B缓冲、B转换、B边缘、HDSB、禁止A以及A分别具有与信号A、A缓冲、A转换、A边缘、HDSA、禁止B以及B相同的时序，但是具有下列不同的电压电平B缓冲→VB和VC以及B转换、B边缘、HDSB和禁止A→VA和VC。
参照图9-10，升压转换器128的输入缓冲器140接收电源电压VA、VB和VC，并且可操作地接收由选择的从电路16(图1)产生的信号B和EB，在节点158上将B切换为对应的信号B缓冲，并在节点160上将B切换为对应的信号Btransltaed。信号B缓冲具有与信号B相同的电压电平，并且因此是信号B的缓冲形式。信号B转换具有与对应的信号A将要具有的电压电平相同的电压电平，例如，如果B＝B高＝VB，那么B转换＝A高＝VA；类似地，如果B＝B低＝VC，那么B转换＝A低＝VC。
高驱动强度信号路径142包括高驱动强度缓冲器162，其接收电源电压VA和VC，并响应于来自DDHSDPE电路138的高驱动强度使能信号HDSB，可操作地将节点160上的信号B转换切换为节点122上对应的信号A。例如，如果B转换＝VC，那么缓冲器162将B转换切换为A＝VC＝A低。类似地，如果B转换＝VA，那么缓冲器162将B转换切换为A＝VA＝A高。缓冲器162在信号HDSB的持续时间内以相对高的驱动强度将信号A驱动至节点122，使得信号A具有处于期望范围内的上升/下降时间。与信号HDSA类似，信号HDSB具有至少与信号A的期望的上升/下降时间一样长的持续时间(例如，1-100ns)。此外，缓冲器162可以被设计成使得A的上升时间比A的下降时间短，或者反之亦然。
低驱动强度信号路径144包括多路复用器164和缓冲器166，两者均接收电源电压VA和VC。
响应于具有有效的高电平VA的EA，多路复用器164将节点160上的B转换连接至缓冲器166，这样以相对低的驱动强度将B转换驱动至节点122成为信号A。当HDSB和EA有效时，缓冲器162和166均将信号A＝B转换驱动至节点122，使得升压转换器128的驱动强度为高。但是当HDSB恢复至无效电平时，仅仅缓冲器166将信号A驱动至节点122；因此，升压转换器128的驱动强度为低。这样的低驱动强度允许缓冲器162随后响应选择的从电路16(图1)转换B而转换A，并允许主电路14(图1)随后转换A，而接口12不消耗过量的能量。
反之，响应于具有无效的低电平VC的EA，多路复用器164将节点122连接至缓冲器166；因此，多路复用器和缓冲器形成弱锁存器，该弱锁存器将节点122与节点124隔离并增强节点122上的信号A的电平(A高或A低)。
B-信号边缘检测器146接收电源电压VA、VB和VC，响应于信号B从B低至B高的每次转换并响应于B从B高至B低的每次转换，可操作地产生脉冲B边缘，并且可操作地产生用于在每个脉冲B边缘的持续时间TB边缘内禁止A-信号边缘检测器136的信号禁止A(其等于
)。
响应于脉冲B边缘，DDHSDPE电路138可操作地产生HDSB，并且因此可操作地使能高驱动强度缓冲器162。HDSB可以具有与B边缘相同的宽度TB边缘，或者HDSB可以具有不同的脉冲宽度，并且禁止A可以具有与HDSB相同的或不同的脉冲宽度。
参照图9-10，根据本发明的实施方案描述降压转换器128的工作。
当EA和EB具有无效的低电平(例如，EA＝EB＝EA低＝EB低＝VC)时，那么输入缓冲器140将节点160与节点124上的信号B隔离，并且多路复用器164将节点122上的信号A与节点160隔离。如以上所述，多路复用器164将节点122连接至缓冲器166的输入，使得多路复用器和缓冲器形成弱锁存器，该弱锁存器增强节点122上信号A的电平(A高或A低)。此外，输入缓冲器140可以为B转换产生默认电平(A低或A高)以阻止节点160电漂移，并可以为B缓冲产生对应默认电平(B低或B高)以阻止节点158电漂移。
接着，EA和EB转换为有效的高电平(例如，EA＝EA高＝VA和EB＝EB高＝VB)。
如果信号B的逻辑电平与B转换和B缓冲的默认逻辑电平相同，那么输入缓冲器140保持节点160上的默认电压电平(A高＝VA或A低＝VC)，并且多路复用器164将该电压电平连接至缓冲器166的输入，这将该电压电平驱动至节点122作为信号A。因为不存在信号B的转换，边缘检测器146不产生B边缘，并因此DDHSDPE电路138不激活高驱动强度缓冲器162。
但是，如果信号B的逻辑电平不同于B转换和B缓冲的默认逻辑电平，或者如果B转换为该不同的逻辑电平，那么输入缓冲器140转换节点158和160上的电压电平。例如，假设低逻辑电平为B转换和B缓冲的默认逻辑电平，并且B＝B高＝VB。因此，输入缓冲器140将节点158上的电压电平从B低＝VC转换为B高＝VB，并且将节点160上的电压电平从A低＝VC转换为A高＝VA(例如，对应于图10中的t0时刻)。
响应于B缓冲从B低＝VC到B高＝VB的转换，B-信号边缘检测器146产生持续时间为TB边缘的脉冲B边缘(例如，对应于图10中的t0时刻)。边缘检测器146还产生脉冲
(即，禁止A具有有效的低电平A低＝VC)，以使得A-信号边缘检测器136无效一段持续时间TB边缘。
响应于脉冲B边缘的上升沿，DDHSDPE电路138产生时间等于或大于TB边缘的脉冲HDSB。
响应于HDSB的上升沿，高驱动强度缓冲器162以高驱动强度将A高＝VA驱动至节点122。
在高驱动强度缓冲器162以相对高驱动强度将A高驱动至节点122的同时，多路复用器164将B转换＝A高连接至缓冲器166，这样以相对低的驱动强度将A高驱动至节点122。
但是，因为缓冲器162和166均为活动状态，降压转换器128以总的高驱动强度驱动节点122。
在等于TB边缘的时间过去之后，B-信号边缘检测器146将B边缘转换回B低＝VC(例如，对应于图10中t1时刻)，并且DDHSDPE电路138将HDSB转换回无效的电平A低＝VC(例如，时刻t1)以使高驱动强度缓冲器162无效。B-信号边缘检测器146还将禁止A转换为无效电平A高＝VA以重新使能A-信号边缘检测器136(例如，t1时刻)。
然而，多路复用器164和低驱动强度缓冲器166继续在节点122上保持A＝A高＝VA。
依然参照图9-10，如果在TB边缘过去之后(例如，图10中的t2时刻)，选择的从电路16(图1)随后将召从B高转换回B低(或者将EA转换为EA低以及将EB转换为EB低)，那么降压转换器128以类似于以上所述的方式工作以将A低驱动至节点122，并因此继续工作以进行召的后续转换。
参考图9和11，如果选择的从电路16以半周期TB/2≤TB边缘转换B，那么因为类似于以上结合图9和11针对升压转换器126所述的相同的原因，降压转换器128以比TB/2＞TB边缘时的带宽更宽的带宽转换B。
参照图9-11，当EA和EB随后转换为无效的低电平VC时(对应于图10-11中的t3时刻)，输入缓冲器140将信号B缓冲和B转换驱动为其各自的默认电平(这里为低逻辑电平VC)，B-信号边缘检测器146将信号禁止A驱动为其默认电平(这里为高逻辑电平VA)，并且多路复用器164将节点160从节点122断开，并将节点122连接至弱缓冲器166的输入。
参照图9，考虑耦合电路120的可选实施方案。例如，VC可以不只为接地，并且VA和VB可以为负，因此而小于VC。
图12为根据本发明的实施方案的图9的输入缓冲器130的示意图。在耦合电路120(图9)的上电期间，当VA小于预定的VA阈值时，电源检测电路(未在图11中示出)产生VA好＝VC，并且在VA等于或大于该阈值时，将VA好转换为VB。类似地，当VB小于预定的VB阈值时，电源检测电路产生VB好＝VC，并且在VB等于或大于该VB阈值时将VB好转换为VA。例如，如果VA稳定状态＝1.8V并且VR稳定状态＝2.7V，那么预定的VA阈值可以等于1.6V，并且预定的VB阈值可以等于2.4V。此外，电路80(图5)除了产生EA之外还可以产生
此外，如果高驱动强度缓冲器152(图9)为反向缓冲器，那么
可以被连接至节点150；类似地，如果A-信号边缘检测器136(图9)被设计成接收A缓冲的补，那么
可以被连接至节点148。另外，如果VA和VB关于VC为负，那么可以以两个输入缓冲器130代替输入缓冲器130。
依然参照图12，根据本发明的实施方案，输入缓冲器140类似于输入缓冲器130。更具体地，除了下列变化之外，输入缓冲器140类似于输入缓冲器130缓冲器140(图9)的节点124、158和160分别位于图12中缓冲器130的节点122、148和150所在的位置，缓冲器140的VA连接至图12中VB连接的节点，VB连接至图12中VA连接的节点，EB和
分别连接至图12中EA和
连接的节点，B缓冲和
分别产生于图12中产生A缓冲和
的节点上，B转换和
分别产生于图12中产生A转换和
的节点上，VA好连接至图12中VB好连接的节点，以及VB好连接至图12中VA好连接的节点。此外，如果VA和VB关于VC为负，那么可以以两个输入缓冲器140代替输入缓冲器140。
图13为根据本发明的实施方案的图9的A-信号边缘检测器136的示意图。尽管未在图9中示出，但是如以上结合图12所讨论，输入缓冲器130可以提供
至边缘检测器136。此外，如以上结合图12所讨论，边缘检测器136从电源检测电路(未在图13中示出)接收VA好。
图14为根据本发明的实施方案的图13中一些信号的时序图。尽管出于简洁，这些信号被表示为具有零上升时间和零下降时间，但是应该理解这些信号具有非零的上升时间和非零的下降时间。此外，尽管出于简洁这些信号中的一些信号的边缘被表示为与这些信号中的其它信号的边缘同步，但是应该理解不同信号的边缘在时间上可以彼此延迟。
参照图13-14，响应于A缓冲从A低＝VC到A高＝VA的转换，NMOS转换器170和172分别下拉反相器174和176的输入，因而使得信号S、
Q和
进行转换。
但是因为转换器172比转换器170弱(即，具有更高的电阻)，因此信号S和
的转换关于信号Q和
的转换延迟了预定时间TD(TD可以小于或约等于TA边缘)。
在该预定延迟时间TD内，S和A缓冲均处于高电平VA，并且因此使得NMOS转换器178和180将反相器182的输入下拉为VC，这样使得反相器182将中间信号U转换为高电平VA。
响应于U的该低-至-高的转换，NMOS转换器184将PMOS晶体管186的栅极下拉至VC，并因而使得晶体管186将A边缘转换为高电平VB。因此，U的上升沿和A边缘的上升沿之间的传播延迟等于通过晶体管184和186的延迟。此外，在U的低-至-高转换传播通过晶体管184、反相器190和192，以及反相器188之后，反相器188增强A边缘的高逻辑电平。
响应于A边缘的低-至-高的转换，反相器194将禁止B转换为有效的逻辑低电平VC，以禁止B-信号边缘检测器146(图9)。
在预定延迟时间TD过去之后，S转换为低逻辑电平VC，因此截止晶体管178并导通PMOS晶体管196。
因为信号Q为高逻辑电平VA，所以PMOS晶体管198也导通。
因此，晶体管196和198将反相器182的输入上拉至高电平VA，并因而使得反相器182将U转换为低电平VC并使得反相器200将
转换为高电平VA。
在
传播通过晶体管202和204以及反相器190、192和188之后，
使得反相器188将A边缘转换回低电平VC。此外，A边缘变回VC的转换使得反相器194将禁止B转换回无效的高电平VB。
因此，TA边缘是延迟TD、U的上升沿通过晶体管184和186的传播延迟以及
的上升沿通过晶体管202和204以及反相器190、192和188的传播延迟(等于U的下降沿)的函数。此外，晶体管206的尺寸(dimension)可以被设置成精细地调节TA边缘。
依然参照图13-14，响应于A缓冲从A高＝VA至A低VC的转换，PMOS晶体管208和210分别上拉反相器174和176的输入，因而使得信号S、
Q和
转换。
但是因为晶体管210弱于(即，具有更高的电阻)晶体管208，因此信号Q和
的转换关于信号S和
的转换延迟TD。
在延迟时间TD内，
和
为高电平VA，并且因此使得NMOS晶体管212和214将反相器182的输入下拉至VC，这样使得反相器182将中间信号U转换为高电平VA。
响应于U的该低-至-高的转换，如上所述，NMOS晶体管184和PMOS晶体管186将A边缘转换为高电平VB。此外，如上所述，反相器194将禁止B转换为有效的低电平VC，并且反相器188随后增强A边缘的高逻辑电平。
在延迟时间TD过去之后，
转换为低逻辑电平VC，因此截止晶体管212并导通PMOS晶体管216。
因为信号
也处于高逻辑电平VA，因此PMOS晶体管218也导通。
因此，晶体管216和218将反相器182的输入上拉至高电平VA，因而使得反相器182将U转换为低电平VC并且使得反相器200将
转换为高电平VA。
如上所述，
到VA的转换使得反相器188将A边缘转换回无效的低电平VC，并且A边缘的该转换使得反相器194将禁止B转换回无效的高电平VB。
考虑信号-A边缘检测器136的可选实施方案。例如，延迟TD可以远小于TA边缘。此外，如果VA和VBn关于VC为负，那么可以以两个信号-A边缘检测器136代替信号-A边缘检测器136。
依然参照图13-14，根据本发明的实施方案，信号-B边缘检测器146(图9)类似于边缘检测器136。更具体地，除了下列变化之外，边缘检测器146类似于边缘检测器136检测器146的信号B缓冲和
分别连接至图13中A缓冲和
连接到的节点，边缘检测器146的VA连接至图13中VB连接的节点，VB连接至图13中VA连接的节点，禁止A和禁止B分别连接至图13中禁止B和禁止A连接的节点，以及VB好连接至图13中VA好连接的节点。此外，如果VA和VB关于VC为负，那么可以以两个边缘检测器146代替边缘检测器146。
图15为根据本发明的实施方案的DDHSDPE电路138的示意图。电路138包括第一电路220、第二电路222，以及第三电路224。
当主电路14(图1)在节点122(图9)上产生用于连接至节点124(图9)而成为信号B的信号A时，第一电路220产生分别具有其各自的第一值的信号DIRA、
DIRB和
并且当选择的从电路16(图1)在节点124上产生用于连接至节点122而成为信号A的信号B时，第一主电路220产生分别具有其各自的第二值的DIRA、
DIRB和
更具体地，当A边缘＝VA且B边缘＝VC时，第一电路产生220产生信号DIRA＝DIRB＝VC、以及 当B边缘＝EA＝VA且时，第二电路222产生脉冲HDSB。因此，如上结合9-11所讨论，在该实施方案中，脉冲HDSB具有大约与脉冲B边缘相同的持续时间TB边缘(除非在B边缘转换为VC之前EA转换为VC)。
类似地，当A边缘＝EB＝VB且DIRB＝VC时，第三电路224产生脉冲HDSA。因此，在该实施方案中，脉冲HDSA具有大约与脉冲A边缘相同的持续时间TA边缘(除非在A边缘转换为VC之前EB转换为VC)。
考虑DDHSDPE电路138的可选实施方案。例如，如果VA和VB关于VC为负，那么可以以两个电路138代替电路138。
图16为根据本发明的实施方案的图9的多路复用器164和弱缓冲器166以及过电流保护电路226的示意图。反相器(图15中未示出)可以由EA产生
考虑多路复用器164、缓冲器166以及保护电路226的可选实施方案。例如，如果VA和VB关于VC为负，那么可以以两个电路164、两个电路166和两个电路226分别代替电路164、166和226。
依然参照图16，根据本发明的实施方案，图9的多路复用器154和缓冲器156以及对应的过电流保护电路(图9中未示出)分别类似于多路复用器164、缓冲器166、边缘检测器136。更具体地，除了下列变换之外，多路复用器154、缓冲器156以及对应的过电流保护电路类似于多路复用器164、缓冲器166和保护电路226节点124和150(图9)分别位于图16中节点122和160所在的位置，信号EB和
分别连接至图16中EA和
所连接到的节点，以及VB连接至图16中VA所连接的节点。此外，如果VA和VB关于VC为负，那么可以以两个多路复用器154、两个缓冲器156和两个对应的过电流保护电路分别代替多路复用器154、缓冲器156和对应的过电流保护电路。
提出前述的讨论以使得本领域的技术人员能够实现并利用本发明。对于本领域的技术人员而言，实施方案的各种修改显而易见，并且本文中一般原理可以应用于其他实施方案和具体应用而不脱离本发明的精神和范围。因此，本发明并不旨在受限于所示的实施方案，而是被给予符合本文中所公开的原理和特征的最广泛的范围。
权利要求
1.一种双向信号接口，其包括
第一节点，其可操作来接收第一逻辑信号；
第二节点，其可操作来接收第二逻辑信号；
第一转换电路，其具有连接在所述第一节点和所述第二节点之间的第一信号路径，可操作来感测所述第一节点上的所述第一逻辑信号的转换，并且响应于所述转换，可操作来将所述第一逻辑信号经由所述第一信号路径连接至所述第二节点；以及
第二转换电路，其具有连接在所述第一节点和所述第二节点之间与所述第一信号路径并联的第二信号路径，所述第二转换电路可操作来感测所述第二节点上的所述第二逻辑信号的转换，并且响应于所述第二逻辑信号的转换，可操作来将所述第二逻辑信号经由所述第二信号路径连接至所述第一节点。
2.根据权利要求1所述的双向信号接口，其中
所述第一逻辑信号可操作来在第一电压电平和第二电压电平之间转换；以及
所述第二逻辑信号可操作来在所述第一电压电平和不同于所述第一电压电平的第三电压电平之间转换。
3.根据权利要求1所述的双向信号接口，还包括
其中所述第一逻辑信号可操作来在第一电压电平和第二电压电平之间转换；
所述第二逻辑信号可操作来在所述第一电压电平和不同于第一电压电平的第三电压电平之间转换；以及
所述第一转换电路和所述第二转换电路每个包括可操作来接收实质上等于所述第一电压电平的第一供电电压的相应的第一供电节点、可操作来接收实质上等于所述第二电压电平的第二供电电压的相应的第二供电节点、以及可操作来接收实质上等于所述第三电压电平的第三供电电压的相应的第三供电节点。
4.根据权利要求1所述的双向信号接口，其中
所述第一转换电路响应于所述第一逻辑信号的转换，可操作来在第一预定时期期间以第一驱动强度并且在所述第一预定时期过去之后以第二驱动强度而将所述第一逻辑信号驱动至所述第二节点；以及
所述第二转换电路响应于所述第二逻辑信号的转换，可操作来在第二预定时期期间以第三驱动强度并且在所述第二预定时期过去之后以第四驱动强度而将所述第二逻辑信号驱动至所述第一节点。
5.根据权利要求1所述的双向信号接口，还包括
其中响应于所述第一逻辑信号从所述第一电压电平转换为第二电压电平，所述第一转换电路可操作来将所述第一逻辑信号连接至所述第二节点；
其中响应于所述第二逻辑信号从所述第一电压电平转换为不同于所述第二电压电平的第三电压电平，所述第二转换电路可操作来将所述第二逻辑信号连接至所述第一节点；以及
第三转换电路，其具有连接在所述第一节点和所述第二节点之间与所述第一信号路径和所述第二信号路径并联的第三信号路径，当所述第一逻辑信号具有所述第一电压电平时，所述第三转换电路可操作来将所述第一逻辑信号连接至所述第二节点，以及当所述第二逻辑信号具有所述第一电压电平时，所述第三转换电路可操作来将所述第二逻辑信号连接至所述第一节点。
6.根据权利要求1所述的双向信号接口，其中
所述第一转换电路响应于所述第一节点上所述第一逻辑信号的转换，可操作来在第一预定时间内阻止所述第二转换电路将所述第二逻辑信号连接至所述第一节点；以及
所述第二转换电路响应于所述第二节点上所述第二逻辑信号的转换，可操作来在第二预定时间内阻止所述第一转换电路将所述第一逻辑信号连接至所述第二节点。
7.根据权利要求1所述的双向信号接口，其中
所述第一转换电路还包括位于所述第一节点和所述第二节点之间的第三信号路径，所述第一转换电路响应于所述第一逻辑信号的转换，可操作来在第一预定时期内经由所述第一信号路径和所述第三信号路径并且在所述第一预定时期之后仅仅经由所述第三信号路径而将所述第一逻辑信号连接至所述第二节点；以及
所述第二转换电路还包括位于所述第一节点和所述第二节点之间的第四信号路径，所述第二转换电路响应于所述第二逻辑信号的转换，可操作来在第二预定时期内经由所述第二信号路径和所述第四信号路径并且在所述第二预定时期之后仅仅经由所述第四信号路径而将所述第二逻辑信号连接至所述第一节点。
8.根据权利要求1所述的双向信号接口，其中
所述第一转换电路还包括位于所述第一节点和所述第二节点之间并且与所述第一信号路径并联的第三信号路径，所述第一转换电路响应于所述第一逻辑信号的转换，可操作来在第一预定时期内经由所述第一信号路径和所述第三信号路径并且在所述第一预定时期之后仅仅经由所述第三信号路径而将所述第一逻辑信号连接至所述第二节点；以及
所述第二转换电路还包括位于所述第一节点和所述第二节点之间并且与所述第二信号路径并联的第四信号路径，所述第二转换电路响应于所述第二逻辑信号的转换，可操作来在第二预定时期内经由所述第二信号路径和所述第四信号路径并且在所述第二预定时期之后仅仅经由所述第四信号路径而将所述第二逻辑信号连接至所述第一节点。
9.根据权利要求1所述的双向信号接口，其中
所述第一转换电路还包括位于所述第一节点和所述第二节点之间并且与所述第一信号路径并联的第三信号路径，所述第一转换电路响应于所述第一逻辑信号的转换，可操作来在第一预定时间内以第一驱动强度经由所述第一信号路径以及在所述第一预定时间之后以第二驱动强度经由所述第三信号路径而将所述第一逻辑信号驱动至所述第二节点；以及
所述第二转换电路还包括位于所述第一节点和所述第二节点之间并且与所述第二信号路径并联的第四信号路径，所述第二转换电路响应于所述第二逻辑信号的转换，可操作来在第二预定时期内以第三驱动强度经由所述第二信号路径并且在所述第二预定时期之后以第四驱动强度经由所述第四信号路径而将所述第二逻辑信号驱动至所述第一节点。
10.一种双向信号接口电路，其包括
第一节点，其可操作来接收第一逻辑信号；
第二节点，其可操作来接收第二逻辑信号；
第一转换电路，其具有连接在所述第一节点和所述第二节点之间的第一信号路径，可操作来感测所述第一节点上的所述第一逻辑信号的转换，并且响应于所述转换，可操作来将所述第一逻辑信号经由所述第一信号路径连接至所述第二节点；
第二转换电路，其具有连接在所述第一节点和所述第二节点之间的第二信号路径，可操作来感测所述第二节点上的所述第二逻辑信号的转换，并且响应于所述第二逻辑信号的所述转换，可操作来将所述第二逻辑信号经由所述第二信号路径连接至所述第一节点；
其中，所述第一转换电路可操作来响应于所述第一逻辑信号的所述转换而禁止所述第二转换电路在第一预定时间内将所述第二逻辑信号连接至所述第一节点；以及
其中，所述第二转换电路可操作来响应于所述第二逻辑信号的所述转换而禁止所述第一转换电路在第二预定时间内将所述第一逻辑信号连接至所述第二节点。
11.根据权利要求10所述的双向信号接口电路，其中
所述第一转换电路具有连接在所述第一节点和所述第二节点之间的第三信号路径；以及
所述第二转换电路具有连接在所述第一节点和所述第二节点之间的第四信号路径；
其中，所述第一转换电路可操作来将所述第一逻辑信号经由所述第三信号路径连接至所述第二节点；以及
其中，所述第二转换电路可操作来将所述第二逻辑信号经由所述第四信号路径连接至所述第一节点。
12.根据权利要求10所述的双向信号接口电路，其中
所述第一转换电路具有连接在所述第一节点和所述第二节点之间并且与所述第一信号路径并联的第三信号路径；以及
所述第二转换电路具有连接在所述第一节点和所述第二节点之间并且与所述第二信号路径并联的第四信号路径；
其中，所述第一转换电路可操作来将所述第一逻辑信号经由所述第三信号路径连接至所述第二节点；以及
其中，所述第二转换电路可操作来将所述第二逻辑信号经由所述第四信号路径连接至所述第一节点。
13.根据权利要求10所述的双向信号接口电路，其中，所述第一信号路径与所述第二信号路径并联。
14.一种电子系统，其包括
第一集成电路，其具有第一信号节点并可操作来在所述第一信号节点上提供第一逻辑信号；
第二集成电路，其具有第二信号节点并可操作来在所述第二信号节点上提供第二逻辑信号；以及
集成接口电路，其包括
第三节点，其连接至所述第一信号节点，
第四节点，其连接至所述第二信号节点，
第一转换电路，其具有连接在所述第三节点和所述第四节点之间的第一信号路径，可操作来感测所述第三节点上所述第一逻辑信号的转换，并且响应于所述转换，可操作来将所述第一逻辑信号经由所述第一信号路径连接至所述第四节点，以及
第二转换电路，其具有连接在所述第三节点和所述第四节点之间与所述第一信号路径并联的第二信号路径，所述第二转换电路可操作来感测所述第四节点上所述第二逻辑信号的转换，并且响应于所述第二逻辑信号的所述转换，可操作来将所述第二逻辑信号经由所述第二信号路径连接至所述第三节点。
15.根据权利要求14所述的电子系统，其中
所述第一集成电路还包括第一使能节点，并可操作来在所述使能节点上产生使能信号；
所述集成接口电路，包括连接至所述第一使能节点的第二使能节点；
所述第一转换电路响应于所述使能信号可操作来将所述第一逻辑信号连接至所述第四节点；以及
所述第二转换电路响应于所述使能信号可操作来将所述第二逻辑信号连接至所述第三节点。
16.根据权利要求14所述的电子系统，其中
所述第一集成电路包括处理器；以及
所述第二集成电路包括处理器外围设备。
17.根据权利要求14所述的电子系统，其中，所述第一集成电路和所述集成接口电路设置在同一芯片上。
18.一种电子系统，其包括
第一集成电路，其具有第一信号节点并可操作来在所述第一信号节点上提供第一逻辑信号；
第二集成电路，其具有第二信号节点并可操作来在所述第二信号节点上提供第二逻辑信号；以及
集成接口电路，其包括
第三节点，其连接至所述第一信号节点，
第四节点，其连接至所述第二信号节点，
第一转换电路，其具有连接在所述第三节点和所述第四节点之间的第一信号路径，可操作来感测所述第三节点上所述第一逻辑信号的转换，并且响应于所述转换，可操作来将所述第一逻辑信号经由所述第一信号路径连接至所述第四节点，以及
第二转换电路，其具有连接在所述第三节点和所述第四节点之间的第二信号路径，可操作来感测所述第四节点上所述第二逻辑信号的转换，并且响应于所述第二逻辑信号的所述转换，可操作来将所述第二逻辑信号经由所述第二信号路径连接至所述第三节点；
其中，所述第一转换电路响应于所述第一逻辑信号的所述转换，可操作来禁止所述第二转换电路在第一预定时间内将所述第二逻辑信号连接至所述第三节点；以及
其中，所述第二转换电路响应于所述第二逻辑信号的所述转换，可操作来禁止所述第一转换电路在第二预定时间内将所述第一逻辑信号连接至所述第四节点。
19.一种方法，其包括
感测第一节点上第一逻辑信号的转换；
响应于所述转换，将所述第一逻辑信号经由第一信号路径连接至第二节点；
感测所述第二节点上第二逻辑信号的转换；
响应于所述第二逻辑信号的所述转换，将所述第二逻辑信号经由与所述第一信号路径并联的第二信号路径连接至所述第一节点。
20.根据权利要求19所述的方法，其中
感测第一逻辑信号的转换包括感测所述第一逻辑信号从第一电压电平至第二电压电平的转换；
连接第一逻辑信号包括将所述第二电压电平转换为第三电压电平，以及将所述第三电压电平经由所述第一信号路径连接至所述第二节点；
感测第二逻辑信号的转换包括感测所述第二逻辑信号从所述第一电压电平至所述第三电压电平的转换；以及
连接第二逻辑信号包括将所述第三电压电平转换为所述第二电压电平，以及将所述第二电压电平经由所述第二信号路径连接至所述第一节点。
21.根据权利要求19所述的方法，其中
将第一逻辑信号连接至第二节点包括在第一预定时期期间以第一驱动强度以及在所述第一预定时期过去之后以第二驱动强度将所述第一逻辑信号驱动至所述第二节点；以及
将第二逻辑信号连接至第一节点包括在第二预定时期期间以第三驱动强度以及在所述第二预定时期过去之后以第四驱动强度将所述第二逻辑信号驱动至所述第一节点。
22.根据权利要求19所述的方法，还包括
在感测所述第一逻辑信号的所述转换之后，在预定时间内禁止将所述第二逻辑信号连接至所述第一节点；以及
在感测所述第二逻辑信号的所述转换之后，在预定时间内禁止将所述第一逻辑信号连接至所述第二节点。
23.根据权利要求19所述的方法，其中
将第一逻辑信号连接至第二节点包括在第一预定时间内以第一驱动强度并在所述第一预定时间之后以第二驱动强度将所述第一逻辑信号驱动至所述第二节点；以及
将第二逻辑信号连接至第一节点包括在第二预定时间内以第三驱动强度并在所述第二预定时间之后以第四驱动强度将所述第二逻辑信号驱动至所述第一节点。
24.一种方法，其包括
感测第一节点上第一逻辑信号的转换；
响应于所述第一逻辑信号的所述转换，将所述第一逻辑信号连接至第二节点；
感测所述第二节点上第二逻辑信号的转换；
响应于所述第二逻辑信号的所述转换，将所述第二逻辑信号连接至所述第一节点；
如果在所述第二逻辑信号的所述转换之前感测所述第一逻辑信号的所述转换，那么在感测所述第一逻辑信号的所述转换之后，在预定时间内禁止将所述第二逻辑信号连接至所述第一节点；以及
如果在所述第一逻辑信号的所述转换之前感测所述第二逻辑信号的所述转换，那么在感测所述第二逻辑信号的所述转换之后，在预定时间内禁止将所述第一逻辑信号连接至所述第二节点。
25.一种双向信号接口，其包括
第一节点，可操作来接收具有第一电压电平的第一逻辑信号；
第二节点，可操作来接收具有不同于所述第一电压电平的第二电压电平的第二逻辑信号；
第三节点，可操作来接收具有不同于所述第一电压电平和所述第二电压电平的第三电压电平的第三逻辑信号；以及
转换电路，其连接至所述第一节点、所述第二节点以及所述第三节点，并且可操作来
通过将所述第一电压电平转换为所述第二电压电平而将来自所述第一节点的所述第一逻辑信号连接至所述第二节点；
通过将所述第一电压电平转换为所述第三电压电平而将来自所述第一节点的所述第一逻辑信号连接至所述第三节点；
通过将所述第二电压电平转换为所述第一电压电平而将来自所述第二节点的所述第二逻辑信号连接至所述第一节点；以及
通过将所述第三电压电平转换为所述第一电压电平而将来自所述第三节点的所述第三逻辑信号连接至所述第一节点。
26.根据权利要求25所述的双向信号接口，其中
所述第一节点可操作来接收具有不同于所述第一电压电平、所述第二电压电平和所述第三电压电平的第四电压电平的第一逻辑信号；
所述第二节点可操作来接收具有所述第四电压电平的第二逻辑信号；
所述第三节点可操作来接收具有所述第四电压电平的第三逻辑信号；以及
所述转换电路可操作来
将来自所述第一节点的具有所述第四电压电平的所述第一逻辑信号连接至所述第二节点，
将来自所述第一节点的具有所述第四电压电平的所述第一逻辑信号连接至所述第三节点，
将来自所述第二节点的具有所述第四电压电平的所述第二逻辑信号连接至所述第一节点，以及
将来自所述第三节点的具有所述第四电压电平的所述第三逻辑信号连接至所述第一节点。
27.根据权利要求25所述的双向信号接口，其中，所述转换电路可操作来接收第一供电电压、第二供电电压和第三供电电压，每个供电电压实质上分别等于所述第一电压电平、所述第二电压电平以及所述第三电压电平。
28.根据权利要求25所述的双向信号接口，还包括
第四节点，其可操作来接收具有不同于所述第一电压电平、所述第二电压电平和所述第三电压电平的第四电压电压的第四逻辑信号；以及
其中，所述转换电路连接至所述第四节点，并且可操作来
通过将所述第四电压电平转换为所述第二电压电平而将来自所述第四节点的所述第四逻辑信号连接至所述第二节点；
通过将所述第四电压电平转换为所述第三电压电平而将来自所述第四节点的所述第四逻辑信号连接至所述第三节点；
通过将所述第二电压电平转换为所述第四电压电平而将来自所述第二节点的所述第二逻辑信号连接至所述第四节点；以及
通过将所述第三电压电平转换为所述第四电压电平而将来自所述第三节点的所述第三逻辑电平连接至所述第四节点。
29.根据权利要求25所述的双向信号接口，其中
所述第一电压电平大于所述第二电压电平；以及
所述第二电压电平大于所述第三电压电平。
30.根据权利要求25所述的双向信号接口，其中
所述第一电压电平大于所述第三电压电平；以及
所述第三电压电平大于所述第二电压电平。
31.根据权利要求25所述的双向信号接口，其中
所述第二电压电平大于所述第一电压电平；以及
所述第一电压电平大于所述第三电压电平。
32.根据权利要求25所述的双向信号接口，其中
所述第二电压电平大于所述第三电压电平；以及
所述第三电压电平大于所述第一电压电平。
33.根据权利要求25所述的双向信号接口，其中
所述第三电压电平大于所述第一电压电平；以及
所述第一电压电平大于所述第二电压电平。
34.根据权利要求25所述的双向信号接口，其中
所述第三电压电平大于所述第二电压电平；以及
所述第二电压电平大于所述第一电压电平。
35.一种电子系统，其包括
第一集成电路，其具有第一信号节点，并可操作来在所述第一信号节点上提供具有第一电压电平的第一逻辑信号；
第二集成电路，其具有第二信号节点，并可操作来在所述第二信号节点上提供具有不同于所述第一电压电平的第二电压电平的第二逻辑信号；
第三集成电路，其具有第三信号节点，并可操作来在所述第三信号节点上提供具有不同于所述第一电压电平和所述第二电压电平的第三电压电平的第三逻辑信号；以及
集成接口电路，其包括
第四节点，其连接至所述第一信号节点，
第五节点，其连接至所述第二信号节点，
第六节点，其连接至所述第三信号节点，以及
转换电路，其连接至所述第四节点、所述第五节点以及所述第六节点，并可操作来
通过将所述第一电压电平转换为所述第二电压电平而将来自所述第四节点的所述第一逻辑信号连接至所述第五节点；
通过将所述第一电压电平转换为所述第三电压电平而将来自所述第四节点的所述第一逻辑信号连接至所述第六节点；
通过将所述第二电压电平转换为所述第一电压电平而将来自所述第五节点的所述第二逻辑信号连接至所述第四节点；以及
通过将所述第三电压电平转换为所述第一电压电平而将来自所述第六节点的所述第三逻辑电平连接至所述第四节点。
36.根据权利要求35所述的电子系统，其中，所述第一集成电路、所述第二集成电路以及所述第三集成电路和所述集成接口电路设置在同一芯片上。
37.一种方法，其包括
将第一节点上的第一逻辑信号的第一电压电平转换为第二节点上的第二电压电平，所述第二电压电平不同于所述第一电压电平；以及
将所述第一节点上的所述第一逻辑信号的所述第一电压电平转换为第三节点上的第三电压电平，所述第三电压电平不同于所述第一电压电平和所述第二电压电平。
38.根据权利要求37所述的方法，还包括
将所述第二节点上的第二逻辑信号的所述第二电压电平转换为所述第一节点上的所述第一电压电平。
39.根据权利要求37所述的方法，还包括
将所述第二节点上的第二逻辑信号的所述第二电压电平转化为所述第一节点上的所述第一电压电平；以及
将所述第三节点上的第三逻辑信号的所述第三电压电平转换为所述第一节点上的所述第一电压电平。
40.根据权利要求37所述的方法，还包括将第四节点上的第二逻辑信号的第四电压电平转换为所述第二节点上的所述第二电压电平，所述第四电压电平不同于所述第一电压电平、所述第二电压电平以及所述第三电压电平。
41.根据权利要求37所述的方法，还包括
将第四节点上的第二逻辑信号的第四电压电平转换为所述第二节点上的所述第二电压电平，所述第四电压电平不同于所述第一电压电平、所述第二电压电平以及所述第三电压电平；以及
将所述第二节点上的第三逻辑信号的所述第二电压电平转换为所述第四节点上的所述第四电压电平。
42.根据权利要求37所述的方法，还包括
将第四节点上的第二逻辑信号的第四电压电平转换为所述第二节点上的所述第二电压电压，所述第四电压电平不同于所述第一电压电平、所述第二电压电平以及所述第三电压电平；以及
将所述第四节点上的所述第二逻辑信号的所述第四电压电平转换为所述第三节点上的所述第三电压电平。
43.根据权利要求37所述的方法，还包括
将第四节点上的第二逻辑信号的第四电压电平转换为所述第二节点上的所述第二电压电平，所述第四电压电平不同于所述第一电压电平、所述第二电压电平以及所述第三电压电平；
将所述第四节点上的所述第二逻辑信号的所述第四电压电平转换为所述第三节点上的所述第三电压电平；
将所述第二节点上的第三逻辑信号的所述第二电压电平转换为所述第四节点上的所述第四电压电平；以及
将所述第三节点上的第四逻辑信号的所述第三电压电平转换为所述第四节点上的所述第四电压电平。
44.根据权利要求37所述的方法，其中
所述第一电压电平小于所述第二电压电平；以及
所述第二电压电平小于所述第三电压电平。
45.根据权利要求37所述的方法，其中
所述第一电压电平小于所述第三电压电平；以及
所述第三电压电平小于所述第二电压电平。
46.根据权利要求37所述的方法，其中
所述第二电压电平小于所述第一电压电平；以及
所述第一电压电平小于所述第三电压电平。
47.根据权利要求37所述的方法，其中
所述第二电压电平小于所述第三电压电平；以及
所述第三电压电平小于所述第一电压电平。
48.根据权利要求37所述的方法，其中
所述第三电压电平小于所述第一电压电平；以及
所述第一电压电平小于所述第二电压电平。
49.根据权利要求37所述的方法，其中
所述第三电压电平小于所述第二电压电平；以及
所述第二电压电平小于所述第一电压电平。
全文摘要
本发明提供双向信号接口及相关系统和方法，双向信号接口的实施方案包括第一节点和第二节点以及第一转换电路和第二转换电路。第一节点和第二节点分别可操作来接收第一逻辑信号和第二逻辑信号。第一转换电路具有连接在第一节点和第二节点之间的第一信号路径，其可操作来感测第一节点上的第一逻辑信号的转换，并且响应于所述转换，可操作来将第一逻辑信号经由第一信号路径连接至第二节点。第二转换电路具有连接在第一节点和第二节点之间并与第一信号路径并联的第二信号路径，其可操作来感测第二节点上的第二逻辑信号的转换，并且响应于第二逻辑信号的转换，可操作来将第二逻辑信号经由第二信号路径连接至第一节点。
文档编号H03K19/0175GK101207378SQ20071016062
公开日2008年6月25日 申请日期2007年12月21日 优先权日2006年12月22日
发明者雷 黄, 朱丹阳, 迈伦·米斯克 申请人:快捷半导体有限公司