专利名称：用以避免nmos组件承受过高电压的保护电路的制作方法
技术领域：
本发明涉及保护电路，特别涉及一种用以避免NMOS组件承受过高电 压的保护电路。
背景技术：
近年来由于集成电路技术的进步，CMOS晶体管组件的尺寸不断縮小。 为了配合小尺寸组件的特性，并降低CMOS晶体管组件消耗的功率，供应 给CMOS晶体管组件的电源电压通常也会随着组件的尺寸下降。
然而，较早生产的集成电路芯片仍采用较高的供应电压(例如5V)。为了 配合这些采用较高的供应电压的电路，采用较低的供应电压(例如3.3V或 1.8V)的电路必须利用特殊的电路架构作为高低电压间的接口电路。请参阅 图l，图l是现有技术中一接口电路的实施例。
如图1所示，，一串联NMOS晶体管NC串接于NMOS组件ND和一外 部电压源VEXT之间。晶体管NC的闸极通常耦接至其所属的集成电路的内 部电压源VINT。晶体管NC的作用在于提供其汲极和源极之间的跨压，以 避免NMOS组件ND直接承受外部电压源VEXT可能造成的过高电压。
以外部电压源VEXT的电压为5V且内部电压源VINT的电压为3.3V为 例。晶体管NC的源极电压通常低于闸极的电压，且其电压差为晶体管NC 本身的临限电压(thresholdvoltage)。因此，当晶体管NC的闸极电压为3.3V， 晶体管NC的源极电压会约等于2.3V。在这个情况下，晶体管NC的汲极和 源极间的跨压为2.7V。由于此跨压仍在晶体管NC能承受的范围内，晶体管 NC并不会遭遇过高电压的问题，因此可发挥保护组件ND的功能。然而，如果外部电压源VEXT的电压为5V，内部电压源VINT的电压 降低为1.8V，晶体管NC的源极电压将约等于IV，晶体管NC的汲极和源 极间的跨压则为4V。在这个情况下，晶体管NC就很可能因过高的电压受 到破坏，并因而丧失保护组件ND的作用。
发明内容
为解决上述问题，本发明提供一种保护电路。在本发明的保护电路中， 供应至晶体管NC的闸极的电压与外部/内部电压源的电压相关。更明确地 说，该电压会随着外部/内部电压源的电压变化被适当地调整。借此，本发明 的保护电路能够令晶体管NC维持在正常的工作状态，进而保护组件ND免 于承受因外部电压源造成的过高电压。
本发明的一较佳实施例为一针对NMOS组件的保护电路，其中包含一 串联NMOS晶体管和一调整电路。该串联NMOS晶体管串接于该NMOS组 件与一外部电压源之间。该调整电路耦接至该外部电压源、 一第一内部电压 源，以及该串联NMOS晶体管的一闸极，并用以根据该外部电压源和该第 一内部电压源的电压，调整该串联NMOS晶体管的该闸极的电压，借此保 护该NMOS组件免于承受因该外部电压源造成的一过高电压。
为了让本发明的上述和其它目的、特征和优点能更明显易懂，下面将结 合附图对本发明的较佳实施例详细说明
图1是现有技术中一接口电路的实施例； 图2为本发明的保护电路的示意图；以及
图3A、图3B、图4以及图5是本发朋的调整电路的较佳实施例。
具体实施例方式
本发明的一较佳实施例为一针对NMOS组件的保护电路。请参阅图2，图2为该保护电路的示意图。在此实施例中，保护电路20用以避免NMOS 组件ND承受过高的电压，其包含一串联NMOS晶体管NC和一调整电路 22。
晶体管NC串接于组件ND与一外部电压源VEXT之间。调整电路22 则耦接至该外部电压源VEXT、 一第一内部电压源VINT，以及晶体管NC 的闸极，并用以根据外部电压源VEXT和第一内部电压源VINT的电压，调 整晶体管NC的闸极的电压。
根据本发明，当外部电压源VEXT的电压小于或等于第一内部电压源 VINT的电压，调整电路22可令晶体管NC的闸极的电压约等于第一内部电 压源VINT的电压。当外部电压源VEXT的电压高于第一内部电压源VINT 的电压，调整电路22则可适度调高晶体管NC的闸极的电压，以縮小晶体 管NC的汲极与源极间的跨压。借此，调整电路22可避免晶体管NC因过高 电压受到破坏。保护电路20进而能够保护组件ND免于承受因外部电压源 VEXT造成的过高电压。
以第一内部电压源VINT的电压为1.8V为例。若外部电压源VEXT的 电压为0 1.8V，调整电路22可令晶体管NC的闸极的电压为1.8V。相对地， 若外部电压源VEXT的电压为L8 5V，则调整电路22可将供应给晶体管 NC的闸极的电压提升为1.8V 3.3V，此时晶体管NC的闸极的电压和外部电 压源VEXT的电压具有一比例关系。
请参阅图3A，图3A是调整电路22的一较佳实施例。在此实施例中， 第一内部电压源VINT的电压被假设为1.8V;,调整电路22包含一分压器 22A、 一开关22B以及一第二 PMOS晶体管P2。分压器22A耦接于外部电 压源VEXT和一第二内部电压源(接地端)之间。此实施例中的分压器22A由 MOS晶体管组成；在实际应用中，分压器22A的构成组件并不以此为限。 此外，开关22B耦接于外部电压源VEXT和晶体管P2的闸极间。晶体管P2 的源极和汲极则分别耦接至第一内部电压源VINT和晶体管NC的闸极。
此实施例中的开关22B包含耦接为传输闸(transmission gate)形式的一第三PMOS晶体管P3和一第一 NMOS晶体管Nl 。晶体管P3和晶体管Nl的 闸极皆耦接至第一内部电压源VINT。当外部电压源VEXT的电压在0 1.8V 之间，晶体管P2的闸极的电压会略低于1.8V。由于晶体管P2的闸极和源 极之间存在的小电压差，晶体管P2会处于线性状态或次临限(sub-threshold) 状态；晶体管NC的闸极的电压因此会通过晶体管P2被充电至1.8V。由于 外部电压源VEXT的电压并未高于1.8V，在这个情况下，晶体管NC并不会 遭遇过高电压的问题，因此可发挥保护组件ND的功能。
分压器22A提供给晶体管NC的闸极的分压会随着外部电压源VEXT 的电压变化。通过适当地设计分压器22A中各组件的阻值，当外部电压源 VEXT的电压为5V，分压器22A提供给晶体管NC的闸极的分压可被设定 为3.3V。在这个情况下，晶体管NC的源极的电压会约等于2.3V，晶体管 NC的汲极与源极间的跨压则约等于2.7V。由于此跨压值仍在晶体管NC所 能承受的范围内，晶体管NC也可正常工作，发挥保护组件ND的功能。此 外，当外部电压源VEXT的电压为5V，晶体管P2的闸极的电压也会约等于 5V;晶体管P2会因此被关闭。
请参阅图3B，图3B是调整电路22的另一较佳实施例。在此实施例中， 调整电路22进一步包含一第一 PMOS晶体管Pl和一静电防护电阻RESD。 静电防护电阻RESD用以防止连接至外部电压源VEXT的电路受到静电电荷 的破坏。
晶体管P1的闸极、源极和汲极分别耦接至第一内部电压源VINT、外部 电压源VEXT，以及分压器22A。当外部电压源VEXT的电压在0 1.8V之 间，晶体管P1会被关闭，因此当分压器22A为电阻实施例，且外部电压源 VEXT为0时，可防止晶体管NC的闸极和外部电压源VEXT间产生漏电流 路径，导致晶体管NC的闸极电压受到影响。
请参阅图4，图4为调整电路22的另一较佳实施例。在此实施例中，分 压器22A的两端分别外部电压源VEXT和第一内部电压源VINT之间。借此， 当外部电压源VEXT的电压低于1.8V(亦即当晶体管P2为导通)，分压器22A不会提供第一内部电压源VINT和原本接地端之间的漏电路径。
在实际应用中，当第一内部电压源VINT的电压为1.8V，由于次临限电 流的关系，晶体管P2的闸极的电压有可能会被充电至1.8V;晶体管P2可 能因此被关闭并导致晶体管NC的闸极的电压进入不确定的状态。为防止这 种情况发生，调整电路22可进一步包含一第二 NMOS晶体管N2和一第三 NMOS晶体管N3。请参阅图5，图5为此调整电路22相对应之示意图。晶 体管N2和晶体管N3可在晶体管P2的闸极和接地端之间提供一个小漏电路 径，令晶体管P2的闸极保持为略低于1.8V的状态，以解决上述晶体管P2 可能被关闭的问题。
如以上所述，在本发明的保护电路中，供应至晶体管NC的闸极的电压 根据外部/内部电压源的电压被适性调整。借此，本发明的保护电路能够确保 晶体管NC维持在正常的状态，以保护组件ND免于承受因外部电压源造成 的过高电压。
以上己对本发明的较佳实施例进行了具体说明，但本发明并不限于所述 实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可作出种种 的等同的变型或替换，这些等同的变型或替换均包含在本申请权利要求所限 定的范围内。
权利要求
1、一种用以避免一NMOS组件承受过高电压的保护电路，其特征在于，包含一串联NMOS晶体管，串接于所述NMOS组件与一外部电压源之间；以及一调整电路，耦接至所述外部电压源、一第一内部电压源，以及所述串联NMOS晶体管的一闸极，用以根据所述外部电压源和所述第一内部电压源的电压，调整所述串联NMOS晶体管的所述闸极的电压，借此保护所述NMOS组件免于承受因所述外部电压源造成的一过高电压。
2、 如权利要求1所述的保护电路，其特征在于所述调整电路包含一 分压器，所述分压器耦接于所述外部电压源和一第二内部电压源之间，当所 述外部电压源的电压高于所述第一内部电压源的电压，所述分压器将一分压 提供给所述串联NMOS晶体管的所述闸极。
3、 如权利要求2所述的保护电路，其特征在于所述调整电路进一步 包含一第一 PMOS晶体管，所述第一 PMOS晶体管的一闸极耦接至所述第 一内部电压源，所述第一PMOS晶体管的一源极耦接至所述外部电压源，并 且所述第一 PMOS晶体管的一汲极耦接至所述分压器。
4、 如权利要求1所述的保护电路，其特征在于所述调整电路包含一 分压器，所述分压器耦接于所述外部电压源和所述第一内部电压源之间，当 所述外部电压源的电压高于所述第一内部电压源的电压，所述分压器将一分 压提供给所述串联NMOS晶体管的所述闸极。
5、 如权利要求4所述的保护电路，其特征在于所述调整电路进一步 包含一第一 PMOS晶体管，所述第一 PMOS晶体管的一闸极耦接至所述第 一内部电压源，所述第一PMOS晶体管的一源极耦接至所述外部电压源，并 且所述第一PMOS晶体管的一汲极耦接至所述分压器。
6、 如权利要求1所述的保护电路，其特征在于所述调整电路包含一开关与一第二 PMOS晶体管，所述开关耦接于所述外部电压源和所述第二 PMOS晶体管的一闸极之间，第二 PMOS晶体管的一源极耦接至所述第一内 部电压源，第二PMOS晶体管的一汲极耦接至所述串联NMOS晶体管的所 述闸极，当所述外部电压源的电压低于所述第一内部电压源的电压，所述开 关令所述第二PMOS晶体管导通。
7、 如权利要求6所述的保护电路，其特征在于所述开关包含耦接为 一传输闸形式的一第三PMOS晶体管和一第一 NMOS晶体管，所述第三 PMOS晶体管的一闸极和所述第一 NMOS晶体管的一闸极皆耦接至所述第 一内部电压源。
8、 如权利要求6所述的保护电路，其特征在于所述调整电路进一步 包含一第二NMOS晶体管和一第三NMOS晶体管，所述第二NMOS晶体管 的一闸极耦接至所述串联NMOS晶体管的所述闸极，所述第二NMOS晶体 管的一汲极耦接至所述第二 PMOS晶体管的一闸极，所述第二 NMOS晶体 管的一源极耦接至所述第三NMOS晶体管的一汲极，并且所述第三NMOS 晶体管的一源极和一 闸极皆耦接至一第二内部电压源。
9、 如权利要求1所述的保护电路，其特征在于所述外部电压源与所 述调整电路之间耦接有一静电防护电阻。
全文摘要
本发明提供一种针对NMOS组件的保护电路，其中包含一串联NMOS晶体管和一调整电路。该串联NMOS晶体管串接于该NMOS组件与一外部电压源之间。该调整电路耦接至该外部电压源、一第一内部电压源，以及该串联NMOS晶体管的一闸极，并用以根据该外部电压源和该第一内部电压源的电压，调整该串联NMOS晶体管的该闸极的电压，借此保护该NMOS组件免于承受因该外部电压源造成的一过高电压。
文档编号H03K17/08GK101425799SQ200710166739
公开日2009年5月6日 申请日期2007年11月2日 优先权日2007年11月2日
发明者叶俊文 申请人:晨星半导体股份有限公司