专利名称：耐高压的输入缓冲器的制作方法
技术领域：
本发明通常涉及一种集成电路的设计，且特别的是，集成电路 中输入电路的设计。
背景技术：
随着次微米技术的出现，在集成电路芯片中的装置尺寸甚至会 变得更小，使得在速率与成本上获得到改善。同时，集成电路芯片 的才喿作电压也降低，以容纳变小的尺寸，例如较薄的氧化物与4交窄 的间隙。然而，在板位准上，往返集成电路芯片的信号仍以传统高
电压与其它芯片互通，且在4交多噪声^反位准通讯中维持信号的完整
性。例如，在90 nm技术中的芯片具有1.0 V的内部操作电压，然 而它却与在2.5 V位准上的其它装置接合。对此集成电路芯片而言， 输入緩冲必定会将高板位准电压转变成低芯片位准电压。
然而，板位准电压是不稳定的，且在集成电路芯片中产生这些 易受损的小型几何装置，故需要在输入緩冲器前面放置保护装置， 以抑制偶发的高输入信号电压。
图1是说明公知的耐高压输入緩沖保护电路100的示意图，其 包括耦合在衬垫120与输入緩冲器130之间的NMOS晶体管110。 NMOS晶体管110的闸极是耦合到芯片外围正供电电压，以维持 NMOS晶体管110永远"开启"。耦合在NMOS晶体管110与衬垫 120之间的静电释放电路(ESD )140，可避免静电释放损坏到NMOS
晶体管110与包括输入调节器132与降位准器136的输入緩沖器 130。输入调节器132接收来自衬垫120的高电压输入信号，且转 移高电压输入信号成4壬何一个接地(GND)或芯片外围正供电电压 的电压位准。降位准器136将芯片外围正供电电压的电压位准转换 成芯片核心供电电压(VDD)4立准。核心供电电压一般来i兌比芯片 外围正供电电压4氐。
当在衬垫120上的信号电压比芯片外围正供电电压高时， NMOS晶体管110降低经过其源极与漏极的一些电压，且使得在输 入緩冲器130上的电压在可容忍的位准内。
然而，当在降低的供电环境中操作集成电路芯片时，亦即，在 衬垫上降低供电芯片外围正供电电压与输入电压，经过NMOS晶体 管110下降的电压进一步会降低由输入緩冲器130所接收到的电 压。在此降低的供电环境中，相4交于在衬垫的输入电压，经过NMOS 晶体管110下降的电压则会变得更加明显，而由输入緩冲器130收 到的电压近似其临界电压。然后，输入緩冲器130将无法正确地操 作。
如此降^f氐的供电环境是相当普遍的，且经常在许多单芯片系统 应用中是无法预料的。在芯片上硅(SOC)应用中，在同一芯片中 整合有不同供电电压的不同集成电路。为了节省制造成本，单一设 计(例如，具有3.3 V输入/输出装置的电路)应适合在不同供电电 压中操作(例如，3.3, V、 2.5, V与1.8, V)。除此之外，就低功 率设计而言，其在节省功率模式中以低供电电压操作相同的集成电 路。然后，已知的输入緩冲器保护电路100会引起集成电路芯片可 靠度的争议。
就其本身而论，所需的输入緩沖器保护电路的要求既能耐高压 输入且可在^f氐供电电压上l喿作。
发明内容
有鉴于上述，本发明提供一种输入緩冲器，其包括一种NMOS 晶体管，具有分别耦合到输入緩冲器的输入端、衬垫与芯片外围正 供电电压的源极、漏极与闸极，且包括PMOS晶体管，具有分别耦 合到村垫、输入緩沖器的输入端与偏压电路的第一端的源才及、漏极 与闸极，其中偏压电路耦合到衬垫的第二端与在第 一端产生低于衬 垫输入信号电压的电压，以当衬垫输入信号电压4氐于或等于芯片外 围正供电电压时，开启PMOS晶体管，或者产生实质等于衬垫输入 信号电压的电压，以当衬垫输入信号电压高于芯片外围正供电电压 时，关闭PMOS晶体管。
本发明中操作的架构与方法，不管如何，当阅读与伴随图式有 关时，可自下列特定实施例的说明中，更加了解到同时关于本发明 所附加的目的与伊乙点。
图1是说明已知的耐高压输入緩冲器保护电路的示意图。
图2是根据本发明一实施例说明输入緩冲器保护电路的示意图。
图3A-3B是通过利用图2中输入緩冲器保护电路说明自偏压电 ^各的两实施例的示意图。
本发明主要方面是描述包括说明书中所伴随的图式与形成的 部分。本发明中提供的系统操作与组件的较为清晰的观念，可通过 示范的参考很快的明白，因此，不受到图式中实施例说明的限制， 其中相似的参考标号(若发生在超过一个图式时)标示相同的元素。 本发明将通过参考结合于此所呈现的说明之一个或多个此类图式 而更加的了解到。值得注意的，在图式中i兌明的特性不必然按照尺 寸绘制。
具体实施例方式
下文将提供输入緩沖器保护电路的详细说明，当信号电压比芯 片外围正供电电压高时，緩冲器保护电路能保护输入緩冲器，且当 芯片外围正供电电压下降时，也确保输入緩沖器不会失效。
图2是根据本发明实施例说明输入緩冲器保护电路200的示意 图。输入緩冲器保护电路200包括NMOS晶体管110、 PMOS晶体 管210、自偏压电3各220与静电释放电路140。 NMOS晶体管110 耦合在衬垫120与输入緩沖器130之间，并与显示在图1先前^支术 中的输入緩沖器保护电路100具有相同的作用。PMOS晶体管210 也耦合在衬垫120与输入緩冲器130之间，亦即，NMOS晶体管110 与PMOS晶体管210并联连结。 一部分PMOS晶体管210的基体 (body)耦合到电压VB，其总是耦合到芯片外围正供电电压与衬 垫电压衬垫输入信号电压的其中一个较高者。当衬垫输入信号电压 比芯片外围正供电电压低时，VB会等于芯片外围正供电电压，另 一方面，当衬垫输入信号电压比芯片外围正供电电压高时，VB会 等于衬垫输入信号电压。在硅中，PMOS晶体管210—大部分通过 浮动N井所形成，其在衬垫输入信号电压与芯片外围正供电电压之 间切换。电压比较电路比较衬垫输入信号电压与芯片外围正供电电 压(未显示)来控制切换装置，就此，本领域技术人员将不难将之 建构。
PMOS晶体管210的闸才及耦合到自偏压电路220的端点G。自 偏压电路220的两其它端点K与L分别耦合到输入緩沖器130与衬 垫120。当村垫输入信号电压高于芯片外围正供电电压时，自偏压
电路220会将端点G大概偏压到衬垫输入信号电压，且当衬垫$命入 信号电压低于或等于芯片外围正供电电压时偏压到比芯片外围正 供电电压减去PMOS晶体管210临界电压更低的电压。在衬垫东俞入 信号电压比芯片外围正供电电压高的情形中，NMOS晶体管IIO会 开启且PMOS晶体管210会关闭，因此输入緩冲器保护电路200与 图1已知的输入緩冲器保护电路100具有相同的作用，亦即，任一 过度的输入信号电压将经过NMOS晶体管110而降低。在衬垫输入 信号电压低于或等于芯片外围正供电电压的情形中，NMOS晶体管 IIO仍将开启，但经过NMOS晶体管110降低的电压则会进一步将 在输入緩沖器130上降低输入信号电压。然而，在此情形中，PMOS
晶体管210将会开启，其实质地通过衬垫输入信号电压而到llr入緩
沖器130。因此，当输入信号电压过高时，输入緩冲器保护电3各200 会保护输入緩冲器130，且亦能不降低已经是低的输入信号电压。
图3A 3B是根据利用图2中的输入緩沖器保护电路200说明 自偏压电路220的两个实施例的示意图。参考图3A,自偏压电路 220包括PMOS晶体管310与NMOS晶体管320。PMOS晶体管310 的源极、漏极与闸极分别耦合到端点L、端点G与芯片外围正供电 电压。大部分的PMOS晶体管310的基体耦合到VB，其总是会切 换到芯片外围正供电电压与衬垫输入信号电压中4交高的一个，如前 所述。NMOS晶体管320的源极、漏极与闸极则分别耦合到端点G、 端点K与芯片外围正供电电压。当耦合到端点L的衬垫输入信号电 压比芯片外围正供电电压还高时，PMOS晶体管310将会开启，并 使端点G偏压到衬垫输入信号电压以关闭PMOS晶体管210。如前 所述，在此情形中，图2的NMOS晶体管110会开启，其会将端点 K驱动成芯片外围正供电电压减去经过NMOS晶体管IIO所下降的 电压(AV1),或者(芯片外围正供电电压-AVl )。因此，自偏压 电路220的存在将不会影响端点K的电压，其当衬垫输入信号电压 比芯片外围正供电电压还高时，由图2的NMOS晶体管110所驱动。
另 一方面，当衬垫输入信号电压比芯片外围正供电电压还低
时，PMOS晶体管310将不会开启。就NMOS晶体管320而言，因 为闸极电压芯片外围正供电电压比在输入緩冲器保护电路200中的 任一电压还高，所以NMOS晶体管320将会开启，但却不会引出任 何超越漏电流的任何电流。端点K与端点G会变成NMOS晶体管 320的漏才及与源才及。因为在端点K上的最高可能电压是衬垫^T入信 号电压，然后端点G将被NMOS晶体管320偏压到在接地与(芯 片外围正供电电压-VthNl )之间的电压，在此VthNl系为NMOS 晶体管320的临界电压。(芯片外围正供电电压-VthNl)会比衬垫 输入信号电压更低，因此PMOS晶体管320会开启并通过衬垫输入 信号电压而到图2端点K或输入》爰沖器130的输入。
参考图3B，系通过在端点K与NMOS晶体管320之间串联添 加另一 NMOS晶体管330之而修改自偏压电路220。 NMOS晶体管 330的闸极耦合到VDD，其比外围电压芯片外围正供电电压更低。 随着NMOS晶体管330的添加，在端点G的电压会变成 (VDD-VthN2 )。假定VthNl等于VthN2，那么在端点G的电压则 甚至会比在图3A所示的情形中更为下降，其使PMOS晶体管210 能更简单地开启。
往回参考图2，虽然i兌明了具有三个端点G、 K与L的自偏压 电路220,但是实质上，自偏压电路220 ^5U又必须比较衬垫l俞入信 号电压与芯片外围正供电电压，且当衬垫输入信号电压比芯片外围 正供电电压更低或等于时开启PMOS晶体管210以及当衬垫输入信 号电压比芯片外围正供电电压更高时关闭PMOS晶体管210。因此， 在自偏压电路220,的不同实施过程中，耦合到输入緩冲器130的 端点K并不一定需要。本领域技术人员必定会理解到获得上述功能 的自偏压电路220的许多其它实施过程。
以上的说明提供许多不同实施例或者实施本发明不同特的 诸实施例。特定组件与制程的实施例的说明来协助阐明本发明。当 然但J又是实施例，其并不打算限制在申请专利范围中所说明的本发 明。
虽然本发明以 一 或多个特定范例在此i兌明及描述以作为实施 例，但是并非意欲将其限制在所示的详细说明中，乃由于在此各种 ^修改与结构的变化可在不脱离本发明的津青神及在申请专利范围均 等的领域及范围内。因此，可以了解的是本发明的申请专利范围的 范畴应该根据本发明范畴作最宽广的解释，如申请专利范围所界 定。
主要组件符号说明
100传统输入緩沖保护电路
110 NMOS晶体管
120衬垫
130输入緩冲器
136降位准器
132输入调节器
140静电释》文电路
200输入緩冲器保护电路
210 PMOS晶体管
220自偏压电路
310 PMOS晶体管
320 NMOS晶体管
330 NMOS晶体管
权利要求
1. 一种输入缓冲器保护电路，包括:一第一NMOS晶体管，具有一源极、漏极与闸极，分别耦合到所述输入缓冲器的一输入端、一衬垫与一芯片外围正供电电压；以及一第一PMOS晶体管，具有一源极、漏极与闸极，分别耦合到所述衬垫、所述输入缓冲器的所述输入端与一偏压电路的一第一端，其中所述偏压电路具有耦合到所述衬垫的一第二端，并且在所述第一端产生低于所述衬垫的输入信号电压的一电压，使得当所述衬垫的输入信号电压低于或等于该芯片外围正供电电压时，开启所述PMOS晶体管，或者产生实质等于所述衬垫的输入信号电的一电压，使得当所述衬垫的输入信号电压高于所述芯片外围正供电电压时，关闭所述PMOS晶体管。
2. 根据权利要求1所述的输入緩冲器保护电路，其中， 一大部分 的所述第一 PMOS晶体管的基体供给有一交换式电源供给器， 当所述村垫输入信号电压低于所述芯片外围正供电电压时，所 述交换式电源供给器用以供应该芯片外围正供电电压，且当所 述衬垫输入信号电压高于所述芯片外围正供电电压时，所述交 换式电源供症合器用以供应所述衬垫输入信号电压。
3. 根据权利要求2所述的输入緩冲器保护电路，其中，大部分的 所述第一PMOS晶体管为一N井。
4. 4艮据权利要求1所述的输入緩冲器保护电路，其中，所述偏压 电路进一步包括耦合到所述输入緩冲器的所述输入端的 一第 三端。
5. 才艮据权利要求4所述的输入緩沖器保护电路，其中，所述偏压 电^各包4舌一第二NMOS晶体管，具有一源才及、漏才及与闸才及，其分 别耦合到所述第 一端、所述第三端与所述芯片外围正供电电 压；以及一第二PMOS晶体管，具有一源才及、漏才及与闸4及，其分 别耦合到所述第二端、所述第 一端与所述芯片外围正供电电压。
6. 根据权利要求5所述的输入緩冲器保护电路，其中， 一大部分 的所述第二 PMOS晶体管的基体供给有一交换式电源供给器， 当所述衬垫输入信号电压低于所述芯片外围正供电电压时，所 述交换式电源供给器用以供应所述芯片外围正供电电压，且当 所述衬垫输入信号电压高于所述芯片外围正供电电压时，所述 交换式电源供给器用以供应所述衬垫输入信号电压。
7. —种输入緩沖器保护电路，包括一第一NMOS晶体管，具有一源才及、漏极与闸才及，其分 别耦合到所述输入緩冲器的 一输入端、 一衬垫与 一芯片外围正 供电电压；以及一第一PMOS晶体管，具有一源才及、漏极与闸才及，其分 别耦合到所述衬垫、所述输入緩冲器的输入端与 一偏压电路的 一第一端， 其中所述偏压电路具有分别耦合到所述衬垫与所述输入 緩沖器的所述输入端之一第二端与一第三端，所述偏压电路在 第一端产生低于所述村垫的输入信号电压的一电压，使得当所 述衬垫的输入信号电压低于或等于所述芯片外围正供电电压时，开启PMOS晶体管，或者实质等于所述衬垫的输入信号 电压的 一 电压，使得当所述衬垫的输入信号电压高于所述芯片 外围正供电电压时，关闭PMOS晶体管。
8. 根据权利要求7所述的输入緩冲器保护电路，其中，供应一大 部分所述第一 PMOS晶体管的基体给交换式电源供给器，当 所述衬垫输入信号电压低于所述芯片外围正供电电压时，所述 交换式电源供给器用以供应所述芯片外围正供电电压，且当所 述4十垫输入信号电压高于所述芯片外围正供电电压时，所述交 换式电源供给器用以供应衬垫输入信号电压。
9. 根据权利要求7所述的输入緩冲器保护电路，其中，所述偏压 电路包4舌一第二NMOS晶体管，具有一源才及、漏4及与闸才及，其分 别耦合到所述第 一端、所述第三端与所述芯片外围正供电电 压；以及一第二PMOS晶体管，具有一源才及、漏才及与闸才及，其分 别耦合到所述第二端、所述第 一端与该芯片外围正供电电压。
10. 根据权利要求9所述的输入緩冲器保护电路，其中， 一大部分 的第二 PMOS晶体管的基体供给有一交换式电源供给器，当 所述衬垫输入信号电压低于所述芯片外围正供电电压时，所述 交换式电源供给器系用以供应所述芯片外围正供电电压，且当 所述衬垫输入信号电压高于高芯片外围正供电电压时,所述交 换式电源供给器用以供应所述衬垫输入信号电压。
11. 才艮据权利要求7所述的输入緩冲器保护电路，其中，所述偏压 电^各包4舌一第三NMOS晶体管，具有一源极、漏极与闸极，其分 别耦合到所述第 一端、所述第三端与 一芯片核心正供电电压 (VDD);以及一第三PMOS晶体管，具有一源才及、漏才及与闸才及，其分 别耦合到所述第二端、所述第 一端与所述芯片外围正供电电压。
12. —种输入緩冲器保护电路，包括一第一NMOS晶体管，具有一源极、漏才及与闸极，其分 别耦合到所述输入緩冲器的一输入端、 一衬垫与 一芯片外围正 供电电压；以及一第一PMOS晶体管，具有一源才及、漏才及与闸才及，其分 别大部分耦合到所述衬垫、所述输入緩沖器的所述输入端与一 偏压电路的一第一端与一交换式电源供给器，其中所述偏压电路具有耦合到所述衬垫的一第二端，且 在第 一端产生低于所述衬垫输入信号电压的一 电压，使得当所 述衬垫输入信号电压^f氐于所述芯片外围正供电电压时，开启所 述PMOS晶体管，或者产生实质等于所述衬垫输入信号电压 的一电压，使得当所述衬垫输入信号电压高于所述芯片外围正 供电电压时，关闭所述PMOS晶体管，以及其中当所述衬垫输入信号电压低于或等于所述芯片外围 正供电电压时，所述交换式电源供给器用以供应所述芯片外围 正供电电压，且当所述衬垫输入信号电压高于所述芯片外围正 供电电压时，所述交换式电源供给器用以供应所述^)"垫输入信 号电压。
13. 根据权利要求12所述的输入緩冲器保护电路，其中，所述偏 压电路进一步包括耦合到所述输入緩沖器的所述输入端的一 第三端。
14. 根据权利要求13所述的输入緩沖器保护电路，其中，所述偏 压电3各包4舌一第二NMOS晶体管，具有一源极、漏极与闸极，其分 别耦合到所述第 一端、所述第三端与所述芯片外围正供电电 压；以及一第二PMOS晶体管，具有一源才及、漏才及与闸才及，其分 别耦合到所述第二端、所述第一端与所述芯片外围正供电电压。
全文摘要
本发明涉及一种输入缓冲器保护电路，其包括一NMOS晶体管，具有源极、漏极与闸极，其分别耦合至输入缓冲器的输入端、衬垫与芯片外围正供电电压(VDDP)，以及PMOS晶体管，分别耦合到衬垫、输入缓冲器的输入端与偏压电路的第一端的源极、漏极与闸极。其中偏压电路具有耦合到衬垫的第二端，且在第一端产生低于衬垫输入信号电压(VPAD)的电压，使得当衬垫的输入信号电压低于或等于芯片外围正供电电压时，开启PMOS晶体管，或者产生实质等于衬垫输入信号电压的电压，使得当衬垫的输入信号电压高于芯片外围正供电电压时，关闭PMOS晶体管。
文档编号H03K19/0185GK101383611SQ20081000390
公开日2009年3月11日 申请日期2008年1月14日 优先权日2007年9月5日
发明者陈佳惠 申请人:台湾积体电路制造股份有限公司