专利名称：时钟切换电路的制作方法
技术领域：
本发明涉及时钟电路，特别是一种对两个时钟信号进行转换的电路。
背景技术：
目前很多电路应用都需要进行时钟频率的切换，例如进行数据通信时接收 数据和返回数据需要不同的时钟频率，这就需要在不同频率的时钟之间进行切 换。现有技术的时钟切换电路存在以下不足1、在时钟切换时会产生毛刺，毛 刺的产生会导致后续的触发器可能对这个毛刺产生动作，从而将导致错误动作 的发生，最终导致功能错误；2、亚稳态的产生，有些时钟切换电路采用反馈的 方式将某个时钟触发器输出与另一个时钟触发器的输入端相连，由于时钟之间 的异步关系，将很有可能导致亚稳态的产生，从而使电路处于不可预知的状态。 上述问题都将导致应用电路出错。
发明内容
本发明的目的是提供一种时钟切换电路，要解决的技术问题是避免产生毛 刺、亚稳态。
本发明采用以下技术方案 一种时钟切换电路，由两个复位产生电路、两 个或门、三个非门、两个D触发器和时钟输出电路组成；第一复位产生电路、 第二复位产生电路分别连接第一D触发器、第二D触发器，两个D触发器的g 端分别输出信号至时钟输出电路；第二 D触发器的g端信号接第一复位产生电 路的一个输入端、同时经过第二非门至第三或门的输入端，第一D触发器的^端 接第二复位产生电路的一个输入端、同时经过第三非门至第四或门的输入端；第一复位产生电路的另一个输入端接第三或门的输出端，第二复位产生电路的
另一个输入端接第四或门的输出端；所述第一 D触发器的D输入端接时钟选择 信号，第二D触发器的D输入端接时钟选择信号经过第一非门得到的反相信号； 第一 D触发器的时钟端和第三或门的另一输入端接第一时钟信号，第二 D触发 器的时钟端和第四或门的另 一输入端接第二时钟信号。
本发明的第一复位产生电路由第一、第二与非门构成的RS锁存器，及第一 或门组成；所述第二复位产生电路由第三、第四与非门构成的RS锁存器，及第 二或门组成。
本发明的两个D触发器均为时钟下降沿触发且带异步复位端。 本发明的时钟输出电路由第五与非门、第六与非门和第七与非门组成，第 五与非门接第一D触发器2端，第六与非门接第二D触发器2端，第七与非门
对第五与非门和第六五与非门输出信号进行与非运算后输出目标时钟。
本发明的第一 D触发器的时钟端、第三或门和第五与非门的输入端接第一 时钟信号；第二D触发器的时钟端、第四或门和第六与非门的输入端接第二时 钟信号。
本发明的第一 RS锁存器的两个输入端分别与第三或门的输出端和第二 D 触发器的^端相连，第一 RS锁存器的第二与非门的输出端和复位信号接第一或 门的输入端，其输出端接第一D触发器的异步复位端。
本发明的第二 RS锁存器的两个输入端分别与第四或门的输出端和第一 D 触发器的^端相连，第二RS锁存器的第三非门的输出端和复位信号接第二或门 的输入端，其输出端接第二D触发器的异步复位端相连。
本发明与现有技术相比，采用复位产生电路、两个或门、三个非门、两个D 触发器和时钟输出电路组成的时钟切换电路，当第一时钟切换为第二时钟时，在第一时钟为低电平时关断第一时钟的门控信号，同时释放第二 RS锁存器的复位输出信号，在第二时钟为低电平时打开第二时钟的门控信号从而避免了时钟切换时的毛刺，复位产生电路保证了 D触发器的异步复位端的一定是在时钟为 低电平时通过RS锁存电路对复位信号进行同步操作，因此避免了亚稳态的产 生。
图1是本发明实施例的时钟切换电路原理图。 图2是本发明实施例的仿真波形图。
具体实施方式
下面结合附图和实施例对本发明作进一步详细说明。本发明的时钟切换电路 采用异步复位的方式对时钟选择信号和时钟信号进行同步，根据选择信号Sd 在不相关的第一时钟信号Clk_a和第二时钟信号Clk一b之间进行转换，输出无毛 刺的时钟输出信号Clk—out,并避免了亚稳态问题产生。本发明的时钟切换电路由两个复位产生电路、两个或门、三个非门、两个D 触发器和时钟输出电路组成。如图1所示，第一复位产生电路A、第二复位产 生电路B分别连接第一D触发器DFF1、第二D触发器DFF2，所述两个D触 发器均为时钟下降沿触发且带异步复位端，两个D触发器的g端分别输出的Sd 一reg、 SeLnj"eg信号至时钟输出电路。第二 D触发器DFF2的5输出端信号QNb至第一复位产生电路A的一个输 入端、同时经过第二非门12后的信号n5至第三或门OR3的输入端，第一 D触 发器DFF1的^输出端信号QNa至第二复位产生电路B的一个输入端、同时经 过第三非门13后的信号n6至第四或门OR4的输入端。第一复位产生电路A的 另一个输入端接第三或门OR3的输出端n3信号，第二复位产生电路B的另一个输入端接第四或门OR4的输出端n4信号。
选择信号Sel至第一 D触发器DFF1的D输入端，同时经第一非门II得到 反相信号Sel—n至第二 D触发器DFF2的D输入端；第一时钟信号Clk_a至第 一 D触发器DFF1的时钟端，第二时钟信号Clk—b至第二 D触发器DFF2的时钟端。
第一复位产生电路A由第一与非门Al、第二与非门A2构成的RS锁存器 Rl，及连接在其输出端的第一或门OR1组成，第二复位产生电路B由第三与非 门A3、第四与非门A4构成的RS锁存器R2，及连接在其输出端的第二或门OR2 组成。时钟输出电路由第五与非门A5、第六与非门A6和第七与非门A7组成， 对第一时钟信号Clk一a和第二时钟信号Clk_b进行选择，与非门A5通过信号 Sel一reg对时钟Clk一a进行门控得到门控后的时钟Clk—a_out，与非门A6通过信 号Sel_n_reg对时钟Clk_b进行门控得到门控时钟后的时钟Clk—b—out,与非门 A7对Clk—a_out和Clk—b_out进行与非运算得到目标时钟Clk一out。
RS锁存器Rl的两个输入端分别与或门OR3的输出端n3信号和DFF2g端 的输出信号QNb相连，其中与非门A2的输出端Reset—a信号和复位信号Rst与 或门OR1的输入端相连，或门OR1的输出端Rst_a与D触发器DFF1的异步复 位端相连。RS锁存器R2的两个输入端分别与或门OR4的输出端n4信号和 DFF1^端的输出信号端QNa相连，其中与非门A3的输出端Reset_b信号和复 位信号Rst与或门OR2的输入端相连，或门OR2的输出端Rst—b与D触发器 DFF2的异步复位端相连。
复位产生电路A和B分别用于产生DFF1、 DFF2的异步复位信号，保证当 选择信号Sd进行翻转的时候，将会首先产生任意一个时钟信号都不允许输出的 时亥ij;或门OR3用来防止Clk_a和QNb同时发生跳变导致RS锁存器Rl发生的振荡，或门OR4用来防止Clk—b和QNa同时发生跳变导致RS锁存器R2发 生的振荡；非门Il、 12和I3分别用于提供信号Sel、 QNb和QNa的反相信号； 两个D触发器用于寄存时钟选择信号Sel和Sel_n;时钟输出电路对两路时钟信 号Clk—a和Clk_b进行选择，输出目标时钟。
复位产生电路A根据时钟信号Clk一a和DFF2的输出端QNb的值来产生 DFFl的异步复位信号；复位产生电路B根据时钟信号Clk_b和DFFl的输出端 QNa的值来产生DFF2的异步复位信号；将D触发器DFF2的反相信号输出端 QNb与复位产生电路A的输入相连，使得在Clk—b的选择信号Sel—n—reg有效时 令D触发器DFFl的异步复位端Rst—a有效，进而使Clk_a的选择信号Sel一reg 强制无效；将D触发器DFFl的反相信号输出端QNa与复位产生电路B的输入 相连，使得在Clk_a的选择信号Sd_reg有效时令D触发器DFF2的异步复位端 Rst—b有效，进而使Clk一b的选择信号Sel—n—reg强制无效；
或门OR3用来防止Clk—a和QNb同时发生跳变导致RS锁存器Rl发生的振 荡，或门OR4用来防止Clk一b和QNa同时发生跳变导致RS锁存器R2发生的 振荡。
时钟输出电路根据选择信号Sel—reg和Sel—n_reg的值对时钟信号Clk—a和 Clk一b进行选择，输出目标时钟Clk_out。
如图2所示，在T1时刻，选择信号Sd为0，整个电路处于稳定状态，目标 时钟选择时钟信号Clk_b。
在T2时刻，选择信号Sel由0变为1，此时由于该信号还没有被任何一个时
钟信号采样到，因此电路其它信号未发生改变。
在T3时刻，即Clk一b的下降沿之后，Clk一b的选择信号Sel—n—reg变为0， 此时由于Clk—a为高电平，因此DFF1的异步复位端依然为高，输出Sel一reg依然为o。在T4时刻，即Clk_a由高变为低之后，经过或门OR1和OR3的延迟加上 RS锁存器Rl的延迟之后DFFl的异步复位端变低，此时DFFl可等待Clk_a的 下降沿采样Sd信号。在T5时刻，即Clk—a的下降沿之后，DFFl采样到Sd信号，使时钟信号 Cll^a的选择信号Se1—reg变高，目标时钟选择时钟信号Clk—a，在T3 T5这段 时间，两个时钟信号的选择信号Sel_reg和Sel—n_reg均为0，目标时钟保持为0。在T6时刻，选择信号Sel由1变为0，此时由于该信号还没有被任何一个时 钟信号采样到，因此电路其它信号未发生改变。在T7时刻，即Clk一a的下降沿之后，Clk—a的选择信号Sel—reg变为0，此 时由于Clk一b为低电平，因此将会导致DFF2的异步复位端变为0。在T8时刻，即T7时刻之后再经过或门OR4和OR2的延迟加上RS锁存器 R2的延迟之后的时刻，DFF2的异步复位端变为0。在T9时刻，即T8时刻后的Clk_a的下降沿，DFF2采样到Sd_n信号，使 时钟信号Clk一b的选择信号SeLn一reg变高，目标时钟选择时钟信号Clk_b，在 T7 T9这段时间，两个时钟信号的选择信号Sel一reg和Sel一n—reg均为0，目标 时钟保持为0。本发明的时钟切换电路通过复位产生电路解决了一般时钟切换电路中的毛 刺问题和亚稳态问题，实现了不相关时钟之间的无缝切换1、毛剌的消除当 时钟Clk—a (或Clk_b)切换为时钟Clk—b (或Clk—a)时，在Clk—a(或Clk_b) 为低电平时，DFFl (DFF2)关断Cll^a(或ClkJ3)的门控信号，同时释放RS锁 存器R2 (Rl)的复位输出信号Reset—b (或ReseLa)，在Clk—b (或Cll^a)为 低电平时打开Clk—b (或Clk—a)的门控信号从而避免了时钟切换时的毛刺；亚稳态的解决复位产生电路保证了 D触发器的异步复位端的release —定是在 时钟为低电平时通过RS锁存电路对复位信号进行同步操作，因此避免了亚稳态 的产生。
权利要求
1.一种时钟切换电路，其特征在于所述时钟切换电路由两个复位产生电路、两个或门、三个非门、两个D触发器和时钟输出电路组成；第一复位产生电路、第二复位产生电路分别连接第一D触发器、第二D触发器，两个D触发器的Q端分别输出信号至时钟输出电路；第二D触发器的<overscore>Q</overscore>端信号接第一复位产生电路的一个输入端、同时经过第二非门至第三或门的输入端，第一D触发器的<overscore>Q</overscore>端接第二复位产生电路的一个输入端、同时经过第三非门至第四或门的输入端；第一复位产生电路的另一个输入端接第三或门的输出端，第二复位产生电路的另一个输入端接第四或门的输出端；所述第一D触发器的D输入端接时钟选择信号，第二D触发器的D输入端接时钟选择信号经过第一非门得到的反相信号；第一D触发器的时钟端和第三或门的另一输入端接第一时钟信号，第二D触发器的时钟端和第四或门的另一输入端接第二时钟信号。
2. 根据权利要求l所述的时钟切换电路，其特征在于所述第一复位产生电路 由第一、第二与非门构成的RS锁存器，及第一或门组成；所述第二复位产 生电路由第三、第四与非门构成的RS锁存器，及第二或门组成。
3. 根据权利要求2所述的时钟切换电路，其特征在于所述两个D触发器均为 时钟下降沿触发且带异步复位端。
4. 根据权利要求3所述的时钟切换电路，其特征在于所述时钟输出电路由第五与非门、第六与非门和第七与非门组成，第五与非门接第一D触发器2端， 第六与非门接第二 D触发器e端，第七与非门对第五与非门和第六五与非门 输出信号进行与非运算后输出目标时钟。
5. 根据权利要求4所述的时钟切换电路，其特征在于所述第一D触发器的时 钟端、第三或门和第五与非门的输入端接第一时钟信号；第二D触发器的时 钟端、第四或门和第六与非门的输入端接第二时钟信号。
6. 根据权利要求5所述的时钟切换电路，其特征在于所述第一RS锁存器的 两个输入端分别与第三或门的输出端和第二 D触发器的5端相连，第一 RS 锁存器的第二与非门的输出端和复位信号接第一或门的输入端，其输出端接 第一D触发器的异步复位端。
7. 根据权利要求6所述的时钟切换电路，其特征在于所述第二RS锁存器的 两个输入端分别与第四或门的输出端和第一 D触发器的5端相连，第二 RS 锁存器的第三非门的输出端和复位信号接第二或门的输入端，其输出端接第 二 D触发器的异步复位端相连。
全文摘要
本发明公开了一种时钟切换电路，要解决的技术问题是避免产生毛刺、亚稳态。本发明的时钟切换电路，由两个复位产生电路、两个或门、三个非门、两个D触发器和时钟输出电路组成，复位产生电路由与非门构成RS锁存器。本发明与现有技术相比，当第一时钟切换为第二时钟时，在第一时钟为低电平时关断第一时钟的门控信号，同时释放第二RS锁存器的复位输出信号，在第二时钟为低电平时打开第二时钟的门控信号从而避免了时钟切换时的毛刺，复位产生电路保证了D触发器的异步复位端的一定是在时钟为低电平时通过RS锁存电路对复位信号进行同步操作，因此避免了亚稳态的产生。
文档编号H03K5/125GK101299159SQ20081006816
公开日2008年11月5日 申请日期2008年7月1日 优先权日2008年7月1日
发明者傅霖煌, 武岳山, 游昊杰, 熊立志, 王振华 申请人:深圳市远望谷信息技术股份有限公司