专利名称：位准移位器及应用其的电路的制作方法
技术领域：
本发明涉及一种位准移位器(电平移位电路，level shifting circuit)及应用其的电路，且特别是涉及一种低电流消耗且低复杂 度的位准移位器及应用其的电3各。
背景技术：
图1示出了传统位准移位器、其前级反相器与其后级反相器的 电路图。请参考图1。位准移位器100包括两个N型金属氧化物半 导体晶体管(NMOS) 110与120,以及两个P型金属氧化物半导体 晶体管(PMOS ) 130与140。位准移位器100由供应电压VH所驱 动。晶体管110与120的栅极分别接收输入信号A与A，。输入信号 A与A'分别为前级反相器150的输入与输出。在一般状态下，输入 信号A与AW皮此反相。晶体管110与120的源极接地。晶体管110 与120的漏极分别耦接至晶体管130与140的漏才及，分别耦接至晶 体管140与130的4册极，并输出输出信号B，与B。在一4殳状态下， 丰lT出信号B与B^皮此反相。晶体管130与140的源才及4妄收供应电 压VH。输出信号B输出至后级反相器160。其中，后级反相器160 为互4卜式金属氧4b物半导体 (Complementary Metal-Oxide-Semiconductor, CMOS)反相器，包4舌PMOS晶体管161 与NMOS晶体管162。后级反相器160产生与输出信号B反相的输 出信号x。其中，前级反相器150由供应电压VL所驱动。供应电压VL 低于供应电压VH，且由电压产生器依据供应电压VH所产生。供 应电压VH先产生，*接着供应电压VL才产生。位准移位器100接 收较低位准的输入信号A与A，的位准，输出较高位准的输出信号B 与B，。
然而，在初始状态，供应电压VH已产生，而供应电压VL尚 未产生出来时，输入信号A与A，皆位于低位准。故使得晶体管110 与120关闭。而输出信号B与B，会随着供应电压VH增加而拉升至 中间位准(VH-Vthp)。其中，Vthp为晶体管130与140的临界电压。
这样，位于中间位准的输出信号B会造成后级反相器160的两 个晶体管161与162同时导通，而4吏得一大电流同时流过晶体管161 与162。如此，会导致供应电压VH的电压源有大电流消耗。严重 时会使得供应电压VH无法维持在正确的位准，进一步使得供应电 压VL也无法维持在正确的^f立准。
另 一方面，当供应电压VH与VL从一^殳状态转换到省电状态 时，供应电压VL会停止供电。此时位准移位器100的输入信号A 与A，会转为低位准，使得晶体管IIO与120关闭。此时，输出信号 B与B，中，原本位于j氐位准的输出信号会^皮^立升至中间位准。如此， 导致后级反相器160产生误动作，并导致供应电压VH的电压源有 大电;危消谆毛。
发明内容
本发明涉及一种位准移位器，在初始状态、一^:状态与省电状 态均能正常动作，且另外具有低电路复杂度与低耗电量的特性。才艮据本发明的第一方面，^提出一种位准移位器，由第一至第五 晶体管所组成。第 一 与第二晶体管的第 一端均耦接至第 一供应电 压。第三与第四晶体管的控制端分别接收第 一输入信号与第二输入 信号。第三晶体管的第一端耦接至第二晶体管的控制端。第四晶体 管的第 一端耦接至第 一 晶体管的控制端。第三晶体管的第 一端与第 四晶体管的第一端并分别耦接至第一晶体管的第二端与第二晶体 管的第二端。第三与第四晶体管的第二端均耦接至第二供应电压。 第三晶体管的第一端用以输出第一输出信号。第四晶体管的第一端 用以输出第二输出信号。第五晶体管的第一端耦接至第一与第二晶 体管其中之一的控制端。第五晶体管的控制端耦接至第 一与第二晶 体管的其中的另 一控制端。第五晶体管的第二端耦接至第二供应电 压。
所述位准移位器中的该第 一输入信号与该第二输入信号由逻 辑单元所产生，当该逻辑单元一皮第三供应电压所驱动时，该逻辑单
元所输出的该第一与该第二输入信号4皮此反相；当该逻辑单元不被 该第三供应电压所驱动时，该逻辑单元所输出的该第 一与该第二输 入信号均为低位准。
所述^f立准移^立器中的该第 一 供应电压与该第三供应电压的 <立 准不同。
所述位准移^立器中的该第一供应电压高于该第三供应电压。
所述位准移位器中的该第五晶体管的第一端耦4妻至该第一晶 体管的控制端，该第五晶体管的控制端耦接至该第二晶体管的控制端。所述位准移位器中的该第五晶体管的第 一 端耦 >接至该第二晶
体管的控制端，该第五晶体管的控制端耦接至该第一晶体管的控制
二山祸。
所述位准移 <立器中的该第二供应电压为《|妻地电压。 所述位准移位器中的该第一与第二晶体管为P型金属氧化物半
导体晶体管(PMOS)，该第三至第五晶体管为N型金属氧化物半 导体晶体管(NMOS)。
根据本发明第二方面，提出一种电路，由逻辑单元、互补式金 属氧化物半导体(Complementary Metal-Oxide-Semiconductor, CMOS) 反相器、位准移位器与电压产生器所组成。逻辑单元产生第一输入 信号与第二输入信号。位准移位器具有输出端。位准移位器包括第 一至第五晶体管。第 一与第二晶体管的第 一端均耦接至第 一供应电 压。第三与第四晶体管的控制端分别接收第 一输入信号与第二输入 信号。第三晶体管的第一端耦接至第二晶体管的控制端。第四晶体 管的第一端耦接至第一晶体管的控制端。第三晶体管的第一端与第 四晶体管的第一端并分别耦接至第一晶体管的第二端与第二晶体 管的第二端。第三与第四晶体管的第二端均耦接至第二供应电压。 第三晶体管的第一端用以输出第一输出信号。第四晶体管的第一端 用以输出第二输出信号至第二反相器。第四晶体管的第一端或第三 晶体管的第 一端作为输出端。第五晶体管的第一端耦接至第一与第 二晶体管其中之一的控制端。第五晶体管的控制端耦接至第一与第
二晶体管的其中的另 一控制端。第五晶体管的第二端耦接至第二供 应电压。电压产生器接收第一供应电压，并产生第三供应电压。第 三供应电压输入至逻辑单元。当逻辑单元由第三供应电压所驱动 时，第一与第二输入信号彼此反相，具有高位准的第一输入信号或 第二输入信号的位准实质上为第三供应电压的位准。当逻辑单元不被第三供应电压所驱动时，逻辑单元所输出的第 一与第二输入信号
均为低位准。位准移位器的输出端与CMOS反相器电性连接。
所述电3各中的该第一供应电压与该第三供应电压的4立准不同。
所述电路中的该第一供应电压高于该第三供应电压。
所述电路中的该第五晶体管的第一端耦接至该第一晶体管的 控制端，该第五晶体管的控制端耦接至该第二晶体管的控制端。
所述电路中的该第五晶体管的第 一端耦接至该第二晶体管的 控制端，该第五晶体管的控制端耦"^妻至该第 一 晶体管的控制端。
所述电路中的该第二供应电压为接地电压。
所述电路中的该第一与第二晶体管为P型金属氧化物半导体晶 体管(PMOS)，该第三至第五晶体管为N型金属氧化物半导体晶 体管(NMOS)。
为4吏本发明的上述内容能更明显易懂，下文特举优选实施例， 并配合附图，4乍i羊细i兌明^口下
图1示出了传统位准移位器、其前级反相器与其后级反相器的 电路图。
图2示出了依照本实施例的位准移位器与其逻辑单元的电路图。图3示出了在初始状态下，图2的供应电压、输出信号的波形 图的一个举例。
图4示出了在省电状态下，图2的供应电压、输出信号的波形 图的一个举例。
图5示除了在省电状态下，图2的供应电压、输出信号的波形 图的另一个举例。
图6示出了本发明另一实施例的位准移位器与其逻辑单元的电 路图。
图7示出了另 一传统位准移位器与其逻辑单元的电路图。 图8示出了另一传统位准移位器与其逻辑单元的电路图。 图9示出了应用本实施例的位准移位器的电路。
具体实施例方式
图2示出了依照本实施例的位准移位器与其逻辑单元的电路 图。请参考图2。 ^立准移位器200由晶体管Pl、 P2、 N3、 N4与N5 所组成。晶体管Pl与P2的第一端均耦接至第一供应电压VccH。
晶体管N3与N4的控制端分别接收输入信号IN与IN'。晶体 管N3的第一端耦接至晶体管P2的控制端。晶体管N4的第一端耦 接至晶体管P1的控制端。晶体管N3的第一端与晶体管N4的第一 端还分别耦接至晶体管Pl的第二端与晶体管P2的第二端。晶体管 N3与N4的第二端均耦接至第二供应电压。在本实施例中，第二供 应电压为接地端。晶体管N3的第一端输出一输出信号OUT，。晶体 管N4的第 一端输出 一输出信号OUT。晶体管N5的第一端耦接至晶体管Pl的控制端。晶体管N5的 控制端耦接至晶体管P2的控制端。晶体管N5的第二端耦接至第二 供应电压。
其中，以金属氧化物半导体(MOS)晶体管而言，每个晶体管的 控制端为栅极端。每个晶体管的第 一 端与第二端分别为漏极/源极端 的其中之一与其中的另一端。
在本实施例中，输入信号IN与IN，由逻辑单元300所产生。在 本实施例中，逻辑单元300例如是反相器。当逻辑单元300被供应 电压VccL所驱动时，逻辑单元300所丰IT出的llT入信号IN与INW皮 此反相。当逻辑单元300不被供应电压VccL所驱动时，逻辑单元 300所输出的输入信号IN与IN'均为低位准。
本实施例中，在^7始4犬态下，第一供应电压VccH开始产生， 而供应电压VccL尚未产生，佳:得输入信号IN与IN，同为j氐^f立准。 在一^殳^1犬态下，第一供应电压VccH与供应电压VccL均已产生， 分别正常地驱动位准移位器200与逻辑单元300。当由一询殳状态转 换为省电状态后，第一供应电压VccH仍持续供电。而在省电状态 下，供应电压VccL停止供电，逻辑单元300不4皮供应电压VccL 驱动，使得输入信号IN与IN，同为低位准。
现分别说明在初始状态、 一般状态与省电状态下，本发明实施 例的位准移位器的操作。图3示出了在初始状态下，图2的供应电 压VccH、输出信号OUT与OUT，的波形图的一个举例。请同时参 考图2与图3。在^7始一犬态下，供应电压VccL尚未产生。因此， 晶体管N3与N4为关闭。供应电压VccH随着时间上升。在供应电 压VccH上升的过程中，晶体管Pl与P2的次临界电流(Subthreshold current)会4吏得输出信号OUT与OUT，的位准被提升。当输出信号OUT与OUT，的位准高于晶体管N5的临界电压时， 晶体管N5即4皮导通。如此，输出信号OUT的位准#皮4立低至接地电 压。因此，还使得晶体管P1被导通，而使得输入信号OUT，的位准 被拉高至供应电压VccH的位准。因此，在供应电压VccH已产生， 而供应电压VccL尚未产生的初始d犬态下，两个豸俞出4言号OUT与 OUT'的位准分别为低位准与高位准。
相比之下，传统位准移位器在初始状态下会产生的中间位准的 输入信号。因此，本实施例的位准移位器200不会造成后级逻辑单 元，例如是反相器，产生误动作。另外，供应电压VccH的电压源 不会产生大电流消耗。
当在一4殳状态下时，供应电压VccH与VccL分别正常地驱动 位准移位器200与逻辑单元300。逻辑单元300产生彼此反相的输 入信号IN与IN，至位准移位器300。当输入信号IN为高位准，即 供应电压VccL的^f立准，而llr入信号IN，为4氐4立准时，晶体管N3 #皮 导通，而晶体管N4被关闭。由于晶体管N3为导通，输入信号OUT， 的位准被拉低至接地电压。如此，使得晶体管P2被导通，晶体管 N5被关闭。晶体管P2被导通后，输出电压OUT的位准被拉高至 供应电压VccH的^f立准。
因此，当输入信号IN为高位准，输入信号IN，为低位准时，位 准移位器200产生输出信号OUT，为低位准，输出信号OUT为高位准。
相反地，在一^:状态下，当输入信号IN为低位准，输入信号 IN，为高位准时，位准移位器200拉高输出信号OUT，的位准为供应 电压VccH的位准，输出信号OUT为低位准。在此情况下，位准移 位器200的动作与前述相似，在此不再赘述。由于供应电压VccL的位准低于供应电压VccH的^f立准，故本 实施例的位准移位器接收较低位准的输入信号，可输出较高位准的 输出信号。
图4示出了在省电状态下，图2的供应电压VccH、输出信号 OUT与OUT，的波形图一个举例。请同时参考图2与图4。在省电 状态下，供应电压VccH仍然正常驱动^f立准移4立器200,而供应电 压VccL停止供电，不驱动逻辑单元300。在本例中，当供应电压 VccL停止供电前，々支设输入信号IN为低位准，而输入信号IN，为 高位准。此时，输出信号OUT为低位准，输出信号OUT，为高位准。
当供应电压VccL停止供电后，假设输入信号IN为低位准，而 输入信号IN，也将会降为低位准。因此，晶体管N3与N4均被关闭。 但由于晶体管N5仍被导通，输出信号OUT被拉低为低位准，进而 使得晶体管Pl导通。因此，输出信号OUT，被拉高至供应电压VccH 的位准。如此，晶体管N5被导通，晶体管P2被关闭。如此，输出 信号OUT与OUT，将仍分别维持在低位准与高位准，如图4所示。
因此，在转换至省电状态之前，若输入信号IN为低位准，而 输入信号IN，为高位准时，输出信号OUT为低位准，而输出信号 OUT，为高位准。而在转换至省电状态后，输出信号OUT与OUT， 仍分別维持在低位准与高位准，如图4所示。
图5示出了在省电状态下，图2的供应电压VccH、输出信号 OUT与OUT，的波形图另一个举例。请同时参考图2与图5。在本 例中，当供应电压VccL停止供电前，假设输入信号IN为高位准， 而输入信号IN，为低位准。此时，输出信号OUT为高位准，输出信 号OUT'为j氐位准。当由一般状态进入至省电状态时，输入信号IN被拉低至低位 准。因此，晶体管N3被关闭。由于输出信号OUT为高位准，因此 晶体管P1为关闭。然而，由供应电压VccH所产生的晶体管Pl的 次临界电流会使得输出信号OUT，的位准被提升。当输出信号OUT 被拉高超过晶体管N5的临界电压时，晶体管N5被导通。如此， 使得输出信号OUT被拉低至低位准，进一步使得晶体管Pl导通。 如此，输出信号OUT4皮拉高至高位准。
因此，在转换至省电状态之前，若输入信号IN为高位准，而 输入信号IN，为低位准时，输出信号OUT为高位准，而输出信号 OUT，为低位准。而在转换至省电状态后，输出信号OUT被拉高至 高位准，而输出信号OUT，被拉低至低位准，如图5所示。
由上述可知，在转换至省电状态之前，无i仑输出信号OUT与 OUT，为高位准或低位准，转换至省电状态后，输出信号OUT的位 准均为低位准，而输出信号OUT，的位准均为高位准。
相比之下，传统位准移位器100,由一^:状态转换至省电状态 时，输出信号B与B，中，原本位于低位准的输出信号会被拉升至 中间位准。因此，本实施例的位准移位器200可在省电状态时，使 输出信号为高位准或低位准，而不会有中间位准产生。如此，这样 的输出信号将不会使后级逻辑单元，例如是CMOS反相器，产生误 动作，也不会〗吏得后级逻辑单元有不正常的大电流损库毛产生。
在本实施例中，晶体管Pl与P2优选地为P型金属氧化物半导 体晶体管(PMOS)。晶体管N3至N5优选地为N型金属氧化物半 导体晶体管(NMOS)。
图6示出了本发明另 一实施例的位准移位器600与其逻辑单元 的电路图。与位准移位器200不同的是，位准移位器600的晶体管N5'的耦接方式与位准移位器200的晶体管N5不同。晶体管N5， 的第一端耦接至晶体管P2的控制端。晶体管N5，的控制端耦接至晶 体管P1的控制端。晶体管N5，的第二端耦接至接地电压。位准移位 器600的动作与位准移位器200的动作类似，在此不再赘述。
现比專交本实施例的位准移位器与其它传统位准移〗立器。图7示 出了美国专利US 6，781，413所提出的传统4立准移位器与其逻辑单元 的电^各图。与图6的位准移位器相比之下，图7的传统位准移位器 还包括晶体管P31。晶体管P31的第一端耦接至供应电压VccH, 其控制端耦接至其第二端，其第二端耦接至晶体管P5的第二端。
图7的传统位准移位器在初始状态下，晶体管P31导通，使得
输出信号5的位准祐:拉高至供应电压VccH的位准。进一步4吏得晶 体管N30导通，使输出信号B被拉低至接地电压。如此，可改善传 统^立准移^f立器100在初始4犬态下所产生的击夹点。
在省电状态与一般状态下，并不需要晶体管P31来拉高输出信
号5的位准。然而，在图7的传统位准移位器中，若输入信号A 为高位准，晶体管P31仍会导通，而使得有大电流流过晶体管P31, 造成大量的功率消库毛。相比之下，本发明两个实施例的位准移位器 200与600不需使用到晶体管P31即可解决图1的移位暂存电路的 使下级电路产生大电流损库毛的缺点。因此，相较于图7的传统位准 移位器，本实施例的位准移位器200与600还具有省电的功效。另 外，相较于图7的传统位准移位器使用6个晶体管，本发明实施例 的位准移位器200与600仅使用5个晶体管。因此，本发明实施例 的位准移位器的电路复杂度较低，还可降低制造成本。
图8示出了美国专利US6，809，544所提出的传统4立准移位器与 其逻辑单元的电路图。请参考图8。晶体管N23与N24的控制端分别接收由逻辑单元27及逻辑单元28所传送的输入信号。当由一般 状态转换至省电状态之前，若此时晶体管N23所接收的输入信号为 低位准，晶体管N24所接收的输入信号为高位准，则在节点26上 的输出信号为低位准，而在节点25上的输出信号为高位准。而在 转换至省电状态后，节点26与25上的输出信号仍分别维持在低位 准与高位准。相反地，在转换至省电状态之前，若此时晶体管N23 所接收的输入信号为高位准，晶体管N24所^接收的输入信号为低位 准，则节点26上的^r出4言号为高^f立准，而节点25上的^T出信号为 低位准。而在转换至省电状态后，节点26与25上的输出信号仍分 别维持在高位准与低位准。
因此，在省电状态下，图8的传统位准移位器的节点25与26 上的输出信号会维持在进入省电状态之前的位准。因此，图8的传 统位准移位器的输出信号的位准将视在进入省电状态之前的位准 而定。如果在省电状态下，后级逻辑单元必需接收特定位准的信号 才能达到省电的功效的话，则图8传统位准移位器必需先接收特定 的输入信号，以产生特定位准的输出信号，才能使后级逻辑单元进 入省电状态。
相比之下，在本发明两个实施例中，在转换至省电状态之前， 无i仑位准移位器200与600所接收的输入信号IN与IN，为高位准或 低位准，在转换至省电状态后，输出信号OUT的位准恒为低位准， 而输出信号OUT，的位准恒为高位准。因此，当进入省电才莫式时， 不需要先提供特定位准的输入信号IN与IN，，而可直接使得后级逻 辑单元进入省电才莫式。故本发明两个实施例的位准移位器200与600 具有操作容易，电路容易i殳计的优点。
另外，相较于图7与图8传统位准移位器使用6个晶体管，本 发明实施例的位准移位器200与600仅使用5个晶体管。因此，本 发明实施例的位准移位器的电路复杂度较低，还可降低制造成本。另外，举例来说，位准移位器200可应用于图9电路。图9电 路包括电压产生器910、逻辑单元920、位准移位器200与CMOS 反相器930。电压产生器910接收供应电压VccH,并产生供应电压 VccL。供应电压VccL输入至逻辑单元920。
逻辑单元920产生，餘入信号IN与IN，，作为位准移位器200的 输入。在本实施例中，逻辑单元920以反相器为例。位准移位器200 的输出端OUT与CMOS反相器930电性连4妄。
其中，当逻辑单元920由供应电压VccL所驱动时，输入信号 IN与IN^皮此反相。具有高位准的输入信号实质上为供应电压VccL 的位准。当逻辑单元920不被供应电压VccL所驱动时，逻辑单元 920所l命出的l叙入信号IN与IN，均为^氐位准。
在初始状态下，电压产生器910尚未^T出供应电压VccL至逻 辑单元920。在一般状态下，电压产生器910正常地输出供应电压 VccL至逻辑单元920。在省电状态下，电压产生器910停止输出供 应电压VccL至逻辑单元920。
图9的电3各中的位准移位器以位准移位器200为例，实际应用 上图9的电路中的位准移位器可以用位准移位器600来代替。
通过应用本实施例的^f立准移^立器，图9的电^各可正常;l也才乘^f乍初 始状态、 一般状态与省电状态，而不会于初始状态及省电状态下使 CMOS反相器930有大电流损耗。因此，图9的电i 各具有^氐电流消 耗且低复杂度的优点。
综上所述，虽然本发明已披露了上述4尤选实施例，^L其并非用 以限制本发明。本发明所属^支术领域中普通4支术人员，在不脱离本发明的精神和范围内，应当可以作各种改动与修饰。因此，本发明 的保护范围当根据所附权利要求所限定的为准。
主要组件符号说明
100、 200、 600: 4立准移4立器
110、 120、 130、 140、 Pl、 P2、 N3、 N4、 N5、 N5'、 P31、 P5、 N30、 N23、 N24:晶体管
150:前级反相器 160:后级反相器
27、 28、 300、 920:逻辑单元 910:电压产生器
930: CMOS反相器。
权利要求
1.一种位准移位器，由下列元件所组成第一晶体管与第二晶体管，所述第一与第二晶体管的第一端均耦接至第一供应电压；第三晶体管与第四晶体管，所述第三与第四晶体管的控制端分别接收第一输入信号与第二输入信号，所述第三晶体管的第一端耦接至所述第二晶体管的控制端，所述第四晶体管的第一端耦接至所述第一晶体管的控制端，所述第三晶体管的第一端与所述第四晶体管的第一端还分别耦接至所述第一晶体管的第二端与所述第二晶体管的第二端，所述第三与第四晶体管的第二端均耦接至第二供应电压，所述第三晶体管的第一端用以输出第一输出信号，所述第四晶体管的第一端用以输出第二输出信号；以及第五晶体管，所述第五晶体管的第一端耦接至所述第一与第二晶体管其中之一的控制端，所述第五晶体管的控制端耦接至所述第一与第二晶体管的其中的另一控制端，所述第五晶体管的第二端耦接至所述第二供应电压。
2. 根据权利要求1所述的位准移位器，其中，所述第一输入信号 与所述第二输入信号由逻辑单元所产生，当所述逻辑单元被第 三供应电压所驱动时，所述逻辑单元所丰lr出的所述第一与所述 第二输入信号彼此反相；当所述逻辑单元不被所述第三供应电压所驱动时，所述逻辑单元所输出的所述第一与所述第二输入 信号均为低位准。
3. 根据权利要求2所述的位准移位器，其中，所述第一供应电压 与所述第三供应电压的^立准不同。
4. 才艮据4又利要求3所述的位准移位器，其中，所述第一供应电压 高于所述第三供应电压。
5. 根据权利要求1所述的位准移位器，其中，所述第五晶体管的 第一端耦接至所述第一晶体管的控制端，所述第五晶体管的控 制端耦接至所述第二晶体管的控制端。
6. 才艮据权利要求1所述的位准移位器，其中，所述第五晶体管的 第一端耦接至所述第二晶体管的控制端，所述第五晶体管的控 制端耦接至所述第 一 晶体管的控制端。
7. ^^艮据^L利要求1所述的位准移位器，其中，所述第二供应电压 为4妄i也电压。
8. 根据权利要求1所述的位准移位器，其中，所述第一与第二晶 体管为P型金属氧化物半导体晶体管，所述第三至第五晶体 管为N型金属氧化物半导体晶体管。
9. 一种电^各，由下列元件所组成逻辑单元，产生第一输入信号与第二输入信号；互补式金属氧化物半导体反相器；位准移位器，具有输出端，所述位准移位器包括第一晶体管与第二晶体管，所述第一与第二晶体管的第 一端均寿禹4妄至第一供应电压；第三晶体管与第四晶体管，所述第三与第四晶体管的控 制端分别接收所述第 一输入信号与所述第二输入信号，所述第 三晶体管的第 一端耦接至所述第二晶体管的控制端，所述第四 晶体管的第 一端耦接至所述第 一晶体管的控制端，所述第三晶 体管的第 一端与所述第四晶体管的第 一端还分别耦接至所述第 一晶体管的第二端与所述第二晶体管的第二端，所述第三与 第四晶体管的第二端均耦接至第二供应电压，所述第三晶体管的第 一端用以输出第 一输出信号，所述第四晶体管的第 一端用 以输出第二输出信号至所述第二反相器，所述第四晶体管的第一端或所述第三晶体管的第一端作为所述输出端；及第五晶体管，所述第五晶体管的第一端耦接至所述第一 与第二晶体管其中之一的控制端，所述第五晶体管的控制端耦接至所述第 一与第二晶体管的其中的另 一控制端，所述第五晶体管的第二端耦4妄至所述第二供应电压；以及电压产生器，用以接收所述第一供应电压，并产生第三 供应电压，所述第三供应电压l命入至所述逻辑单元；其中，当所述逻辑单元由所述第三供应电压所驱动时， 所述第一与所述第二输入信号彼此反相，具有高位准的所述第 一输入信号或所述第二输入信号的位准实质上为所述第三供 应电压的^f立准；其中，当所述逻辑单元不^C所述第三供应电压所驱动时， 所述逻辑单元所输出的所述第 一与所述第二输入信号均为低 位准；其中，所述位准移位器的所述输出端与所述CMOS反相 器电性连接。
10. 根据权利要求9所述的电路，其中，所述第一供应电压与所述 第三供应电压的^立准不同。
全文摘要
一种位准移位器，由第一至第五晶体管所组成。第一与第二晶体管的第一端均耦接至第一供应电压。第三与第四晶体管的控制端分别接收第一与第二输入信号。第三与第四晶体管的第一端分别耦接至第二与第一晶体管的控制端。第三与第四晶体管的第一端并分别耦接至第一与第二晶体管的第二端。第三与第四晶体管的第二端均耦接至第二供应电压。第三与第四晶体管的第一端分别输出第一与第二输出信号。第五晶体管的第一端与控制端耦接至第一与第二晶体管其中之一与其中的另一的控制端。第五晶体管的第二端耦接至第二供应电压。
文档编号H03K19/0185GK101567686SQ20081009462
公开日2009年10月28日 申请日期2008年4月24日 优先权日2008年4月24日
发明者洪绍评, 罗新台 申请人:瑞鼎科技股份有限公司