专利名称：延迟锁定回路以及延迟锁定回路检测器的制作方法
技术领域：
本发明涉及一种延迟锁定回路，且特别涉及一种包含数字电路的延迟 锁定回路。
背景技术：
随着半导体制程的进步，VLSI电路的操作频率已大幅增加。因此，电 子设备需要升级他们的操作频率，以跟上不断进步的半导体制程。举例来 说，超高速系统电路，如无线手机、光纤链接、微处理器以及系统级芯片 (SoC )等，均已达到GHz的水平。
由于需要将大量的电路整合在一个芯片上，故时钟信号需要广泛地分 布在整个芯片的各个电路，如此一来将会产生时钟偏移的现象。例如，当 一输入时钟信号驱动芯片，由于时钟信号所经过的路径长短不一，因此输 入时钟信号与芯片内部时钟信号之间，以及芯片内部数个时钟信号之间会 存在一个不确定的延迟时间，称为时钟偏移(clock skew),此一时钟偏移现 象会导致芯片的工作不正确。
为了使系统芯片上的所有时钟同步化以解决此一时钟偏移问题，锁相 回路(PLL)与延迟锁定回路(DLL)中已应用在许多超高速电路与系统。
图1绘示一传统延迟锁定回路方块图。延迟锁定回路包括一个电压控 制延迟线107、相位4企测器101、回路滤波器105，以及电荷泵(Charge pump)103。相位检测器101检测输入时钟信号与内部时钟信号之间的相位 差。回路滤波器105通常包括一电容，此一电容由电荷泵103来控制充放 电。回路滤波器105的功能用来减少高频噪音，并提供一个直流信号给电 压控制延迟线107。相位检测器101输出的迟滞信号UP和领先信号DN输 入至电荷泵103,提供电荷泵103以及回路滤波器105依据来产生控制电压 VCTL,此控制电压VCTL被用来控制延迟线107。
当输出时钟信号被锁定，VCTL会是常数且电压控制延迟线107具有 最佳延迟时间以及最佳路径，来使输入时钟信号与数个内部时钟信号同步。然而在这传统的延迟锁定回路当中，过高的供应电压或时钟信号不正
常的抖动会导致控制电压VCTL超过合理电压值，且此一超过合理值的控 制电压VCTL无法重回正常电压范围，使得延迟锁定回路会死锁在错误频 率，也就是说延迟锁定回路无法产生正确频率的时钟信号，这将导致整体 电^各无法正确工作。
因此，需要一个新的延迟锁定回路和一检测电路，能够辨识延迟锁定 回^各是否死锁，并改正这个死锁状态。
发明内容
因此本发明的一方面提供一种延迟锁定回路检测器，此一检测器能够 辨识延迟锁定回路是否死锁，并改正这个死锁状态。
根据本发明的 一 实施例，延迟锁定回路检测器检测延迟锁定回路的控 制电压，此一控制电压为延迟锁定回路产生输出时钟信号的依据。此检测 器包括电压检测器、开关以及计数器。电压检测器检测控制电压，开关将 控制电压传递至电压检测器，计数器则计数一预定时间，并在预定时间之 后导通开关，以将控制电压传递至电压检测器。
本发明的另一方面提供一种延迟锁定回路，此一延迟锁定回路能够辨 识是否发生死锁，并改正这个死锁状态。
根据本发明的另一实施例，延迟锁定回路包括一延迟电路、电压检测 器、 一开关以及一计数器。电压检测器检测控制电压，延迟电路依据此控 制电压所控制的延迟时间产生一输出时钟信号。开关将控制电压传递至电 压检测器，计数器则计数一预定时间，并在预定时间之后导通开关，以将 控制电压传递至电压检测器。
锁定回路是否死锁，如果死锁发生时，则重置延迟锁定回路来重新锁定时
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂， 所附图式的详细说明如下
图1绘示一传统延迟锁定回路方块图。
6图2绘示本发明一实施例的延迟锁定回路(Delay-Locked Loop)及其检 测器方块图。
图3绘示本发明一实施例的延迟锁定回路的电压检测器。 图4A绘示本发明 一实施例的第 一电压电平检测器电路图。 图4B绘示本发明 一 实施例的第二电压电平检测器电路图。 图5绘示本发明一实施例的延迟锁定回路方块图。
主要元件符号说明
101:相位检测器103:电荷泵
105:回路滤波器107:电压控制延迟线
201:延迟锁定回^各203:锁定回路检测器205:电压检测器207:计数器
209:开关301:第一晶体管
303:第二晶体管
305:第一二极管形式晶体管
307:第二二极管形式晶体管
309:第一緩冲区
313:第三二极管形式晶体管
315:第四二极管形式晶体管
317:第三晶体管319:第四晶体管
321:反相器
331:第一电压电平检测器
333:第二电压电平检测器335:与非门337:緩冲器501:相位;险测器503:移位寄存器505:数字滤波器
507:数字模拟转换器509:偏压电路511:延迟电路513:数字数据
515:选择信号
具体实施例方式
请参照图2，其绘示本发明一实施例的延迟锁定回路(Delay-Locked Loop)及其检测器方块图。延迟锁定回路检测器203检测延迟锁定回路201
7的控制电压VCTL，此控制电压VCTL控制一延迟时间来调整输出的时钟 信号。延迟锁定回路检测器203包括电压检测器205、开关209以及计数器 (counter)207。计数器207计数一预定时间，并在此预定时间之后导通开关 209,以将控制电压VCTL传递至电压检测器205,使电压检测器205得以 检测控制电压VCTL。电压检测器205检测控制电压VCTL的电压电平是 否超出合理范围。如果控制电压VCTL超出合理范围，例如控制电压VCTL 的电压电平大于1.5 v或小于0.5v，则电压检测器205会重置(reset)计数器 207,使计数器207重新计数，同时重置延迟锁定回路201，使延迟锁定回 路重新锁定输出时钟信号CK0[1:N]。
因为延迟锁定回路201需要一段预定时间来进行初始化并产生输出时 钟信号CKO[l:N]，在此段预定时间内延迟锁定回路201所输出的控制信号 VCTL并不稳定，因此计数器207在此段预定时间内会使开关209呈现开 路状态，以停止将控制电压VCTL传递至电压检测器205。例如计数器207 会在开始的1000个时钟周期内使开关209呈现开路状态，等待延迟锁定回 路201完成初始化并产生输出时钟信号CK0[1:N]之后，才导通开关209以 传递控制信号VCTL至电压检测器205。
请参照图3，其绘示本发明一实施例的延迟锁定回路的电压检测器。电 压检测器205包括第一电压电平检测器331以及第二电压电平检测器333， 以分别在控制电压VCTL大于第一电压电平或小于第二电压电平时，重置 延迟锁定回路，以重新锁定输出时钟信号。第一电压电平检测器331以及 第二电压电平检测器333的输出则电性连接与非门(NAND GATE)335以及 其后的緩冲器337。缓冲器337输出检测结果，此一检测结果会在控制电压 VCTL的电压电平超出合理范围时重置延迟锁定回路以及计数器。
请参照图4A，其绘示本发明一实施例的第一电压电平检测器电路图。 第一电压电平检测器331检测控制电压VCTL是否大于第一电压电平(如 1.5伏特)。第一电压电平检测器331包括第一晶体管301、第二晶体管303， 第一二极管形式晶体管305、第二二极管形式晶体管307以及第一緩沖区 309,此第一緩冲区309通常由两个反相器311串接而成。
第一晶体管301通常为PMOS晶体管，此第一晶体管301的第一源漏 极电性连接至供应电压VDD,栅极则接收控制电压VCTL。第二晶体管303 通常为NMOS，此第二晶体管303的第一源漏极电性连接至第一晶体管301的第二源漏极，第二晶体管303的栅极亦接收控制电压VCTL。第一二极 管形式晶体管305的第一源漏极以及栅极电性连接第二晶体管303的第二 源漏极。第二二极管形式晶体管307的第一源漏极以及栅极则电性连接至 第一二极管形式晶体管305的第二源漏极，此第二二极管形式晶体管307 的第二源漏极则接地。
当控制电压VCTL大于第一电压电平(通常为1.5伏特)时，晶体管 303、 305、 307导通，使第一緩沖区309输出逻辑0，来重置延迟锁定回路 以及计数器。第一电压电平的电压值可以通过改变第一二极管形式晶体管 305以及第二二极管形式晶体管307的导通电压来调制。
请参照图4B，其绘示本发明一实施例的第二电压电平检测器电路图。 当控制电压VCTL小于第二电压电平，第二电压电平检测器会重置延迟锁 定回路以及计数器，来重新锁定输出时钟信号。第二电压电平检测器包括 第三二极管形式晶体管313、第四二极管形式晶体管315、第三晶体管317 以及第四晶体管319。
第三二极管形式晶体管313的第一源漏极电性连接供应电压VDD,第 四二极管形式晶体管315的第一源漏极电性连接至第三二极管形式晶体管 313的第二源漏极以及栅极。第三晶体管317的第一源漏极电性连接至第四 二极管形式晶体管315的第二源漏极以及栅极，此第三晶体管的栅极则接 收控制电压VCTL。
第四晶体管319的第一源漏极电性连接第三晶体管317的第二源漏极， 栅极则接收控制电压VCTL，此第四晶体管319的第二源漏极则接地。反 相器321电性连接第三晶体管317的第二源漏以及第四晶体管319的第一 源漏极。
当控制电压VCTL小于第二电压电平(通常为0.5伏特)，第四晶体管 319关闭，使反相器321输出逻辑0来重置延迟锁定回路以及计数器。第二 电压电平的电压值可以通过改变第四晶体管319的导通电压来调制。
请参照图5,其绘示本发明一实施例的延迟锁定回路方块图。延迟锁定 回路包括相位检测器501、转换器523以及延迟电路511。相位;险测器501 依据输入时钟信号CKIN与反馈时钟信号CKOUT的相位差来产生迟滞信 号UP以及领先信号DN。转换器523将迟滞信号UP以及领先信号DN转 换为控制电压VBP与控制电压VBN,来调制延迟电路511的延迟时间。具有此延迟时间的延迟电路511则产生反馈时钟信号CKOUT。
转换器523包括移位寄存器503、数字滤波器505、数字模拟转换器507， 以及偏压电路509。移位寄存器503依据迟滞信号UP以及领先信号DN产 生数字数据513,其中数字数据513仅输出一比特的逻辑一(logic 1)，其余 比特均为逻辑零。数字滤波器505依据M比特的数字数据213产生N比特 的选择信号515,其中数字数据513的比特数M为选择信号515比特数N 的整数倍。
数字模拟转换器507将选择信号515转换为偏压电压VCTL。偏压电 路509则依据偏压电压VCTL产生第一控制电压VBP以及第二控制电压 VBN，来调制延迟电路511的延迟时间。具有此延迟时间的延迟电路511 则产生反馈时钟信号CKOUT，换句话说，偏压电压VCTL实际上控制了 反馈时钟信号CKOUT。
延迟锁定回路还包括电压检测器517、开关521以及计数器 (counter)519。计数器519计数一预定时间，并在此预定时间之后导通开关 521,以将控制电压VCTL传递至电压检测器517，使电压检测器517得以 检测控制电压VCTL的电压电平是否超出合理范围。
如果电压检测器517检测到控制电压VCTL超出合理范围，例如若控 制电压VCTL的电压电平大于1.5 v或小于0.5v,则电压检测器517会重置 (reset)计数器519,使计数器519重新计数，同时重置延迟锁定回路，使延 迟锁定回路重新锁定输出时钟信号CKOUT,如此一来便能够防止延迟锁定 回路死锁，芯片上的电路则得以在预期频率下操作。
根据上述实施例，延迟锁定回路及其检测器能够检测延迟锁定回路的 控制电压是否超出范围而无法回复至正常电压电平，因此可检测到延迟锁 定回路是否死锁，并在死锁发生时重置延迟锁定回路。如此一来便能够防 止延迟锁定回路死锁，并产生正确的时钟信号，芯片上的电路因而得以在 预期频率下操作。
虽然本发明已以 一优选实施例公开如上，然其并非用以限定本发明， 任何本发明本领域技术人员，在不脱离本发明的精神和范围内，当可作各 种的更动与润饰，因此本发明的保护范围当视所附权利要求书所界定者为 准。
权利要求
1.一种延迟锁定回路检测器，其检测一延迟锁定回路的一控制电压，其中该延迟锁定回路依据由该控制电压所控制的一延迟时间产生一输出时钟信号，该延迟锁定回路检测器包含一电压检测器，以检测该控制电压；一开关，以将该控制电压传递至该电压检测器；以及一计数器，计数一预定时间，并在该预定时间之后导通该开关，以将该控制电压传递至该电压检测器。
2. 如权利要求1所述的延迟锁定回路检测器，其中该电压检测器包含 一第一电压电平检测器，以在该控制电压大于一第一电压电平时重置该延 迟锁定回路，以重新锁定该输出时钟信号。
3. 如权利要求2所述的延迟锁定回路检测器，其中当该控制电压大于 该第一电压电平时，该计数器被重置以重新计数该预定时间，且该开关呈 现开^^以停止传递该控制电压。
4. 如权利要求2所述的延迟锁定回路^f企测器，其中该第一电压电平检 测器包含一第一晶体管，该第一晶体管的一第一源漏极电性连接至一供应电压， 该第 一晶体管的一栅极则接收该控制电压；一第二晶体管，该第二晶体管的一第一源漏极电性连接至该第一晶体 管的 一 第二源漏极，该第二晶体管的 一 栅极则接收该控制电压；一第一二极管形式晶体管，该第一二极管形式晶体管的 一第 一源漏极 以及一栅极电性连接至该第二晶体管的 一第二源漏极；以及一第二二极管形式晶体管，该第二二极管形式晶体管的 一第 一源漏极 以及一栅极电性连接至该第第一二极管形式晶体管的一第二源漏极，该第 二二极管形式晶体管的 一 第二源漏极则接地。
5. 如权利要求4所述的延迟锁定回路检测器，其中该第一电压电平检 测器还包含一緩冲器电性连接至该第 一 晶体管的该第二源漏极。
6. 如权利要求2所述的延迟锁定回路检测器，该电压检测器还包含一 第二电压电平检测器，以在该控制电压小于一第二电压电平时重置该延迟 锁定回路，以重新锁定该输出时钟信号。
7. 如权利要求6所述的延迟锁定回路检测器，其中该第二电压电平检 测器包含一第三二极管形式晶体管，该第三二极管形式晶体管的一第一源漏极 电性连接至一供应电压；一第四二极管形式晶体管，该第四二极管形式晶体管的 一 第 一 源漏极电性连接至该第三二极管形式晶体管的 一第二源漏极以及一栅极；一第三晶体管，该第三晶体管的一第一源漏极电性连接至该第四二极管形式晶体管的 一第二源漏极以及一栅极，该第三晶体管的 一栅极则接收该控制电压；以及一第四晶体管，该第四晶体管的一第一源漏极电性连接该第三晶体管的一第二源漏极，该第四晶体管的一栅极接收该控制电压，该第四晶体管 的一第二源漏极则接地；以及一反相器，电性连接该第三晶体管的该第二源汲以及该第四晶体管的 该第一源漏极。
8. —种延迟锁定回if各，包含一延迟电路，依据一控制电压所控制的一延迟时间产生一输出时钟信一电压4企测器，以;险测该控制电压； 一开关，以将该控制电压传递至该电压^f企测器；以及 一计数器，计数一预定时间，并在该预定时间之后导通该开关，以将 该控制电压传递至该电压检测器。
9. 如权利要求8所述的延迟锁定回路，还包含一相位检测器，依据一输入时钟信号与一反馈时钟信号的相位差以产 生一迟滞信号以及一领先信号；以及一转换器，将该迟滞信号以及该领先信号转换为该控制电压。
10. 如权利要求8所述的延迟锁定回路，其中该电压检测器包含一第一 电压电平检测器，以在该控制电压大于一第一电压电平时重置该延迟锁定 回路，以重新锁定该输出时钟信号。
11. 如权利要求10所述的延迟锁定回路，其中当该控制电压大于该第 一电压电平时，该计数器被重置以重新计数该预定时间，且该开关呈现开 3各以停止传递该控制电压。
12. 如权利要求10所述的延迟锁定回路，该电压检测器还包含一第二 电压电平检测器，以在该控制电压小于一第二电压电平时重置该延迟锁定 回路，以重新锁定该输出时钟信号。
13. 如权利要求10所述的延迟锁定回路，其中当该控制电压小于该第二电压电平时，该计数器被重置以重新计数该预定时间，且该开关呈现开 路以停止传递该控制电压。
全文摘要
一种延迟锁定回路以及延迟锁定回路检测器，此延迟锁定回路依据由控制电压所控制的延迟时间产生输出时钟信号，检测器则检测延迟锁定回路的控制电压。此检测器包括电压检测器、开关以及计数器。计数器计数一预定时间，并在预定时间之后导通开关，以将控制电压传递至电压检测器，使电压检测器得以检测控制电压。
文档编号H03K5/24GK101540605SQ200810133718
公开日2009年9月23日 申请日期2008年7月25日 优先权日2008年3月17日
发明者黄志豪 申请人:奇景光电股份有限公司