专利名称：振荡器及用于产生周期信号的方法
技术领域：
本发明涉及一种振荡器，特别涉及一种数字控制振荡器。
背景技术：
近年来，随着深亚微米(deep-submicron)技术的演进，具有高性能以及易制 作的集成电路(Integrated Circuit;以下简称TC)的发展逐渐引人注目。可扩展的 微处理器(scalable microprocessor)系统以及绘图处理器系统可经济有效地 (cost-effectively)应用在先前的技术，用以增加时钟频率(clock rate)、降低功率损 耗，并减少设计循环(designturnaround)的时间。在IC模块中，同步化是个重要 的议题。因此，人们将大量努力集中在高性能数字接口电路(digital interface circuit),以和其它凄t字系统进行通信。锁相环(Phase Locked Lo叩；以下简称PLL) 被广泛利用在许多高速微处理器及储存器中。传统的模拟PLL通常具有较佳的 抖动(jitter)以及歪斜(skew)特性，但其制作需要较长的时间，而且依赖于制程。 相反的，数字PLL可被转移至不同的制程。此外，通过比例CMOS技术(scaling CMOS technology)的好处，数字PLL可操作在较低的工作电压，以具有较佳的 电源管理。为了使数字PLL应用在不同的时钟产生电路或相位校准电路中，操 作频率的范围愈大愈好，方能符合不同产品的规格。此外，具有较大范围的PLL 应该忍受较大的时钟频率、制作以及温度的变化。
图1为习知数字控制振荡器的示意图。如图1所示，习知数字控制振荡器 (Digital Controlled Oscillator, DCO)IO具有延迟线12以及相位选择器14。相位 选择器14经过输出信号Out控制延迟单元121 12n。
PLL的最大操作频率取决于数字控制振荡器的单一延迟单元(121 12n)的频
宽，而PLL的最小操作频率取决于延迟线12的总延迟时间。习知的数字控制振
荡器的最大才乘作频率范围如下示
尸=丄 r其中，T为延迟线12的总延迟时间，为所有控制位均为低时的原始延迟
时间，Cmax为延迟线12的延迟单元121~12n的最大数量。由上述方程可知， 操作频率的范围可以均衡(trade off)硬件的复杂度和时间分辨率。可以通过增加 延迟单元的最大数量或者单个延迟单元的延迟时间来扩展操作频率的范围。然 而，前者增加了硬件的复杂度，而后者降低了时间分辨率。为了可同时符合所 需的最大及最小速度，习知的数字PLL所需的数字控制振荡器需由高频宽的延 迟单元121-12n所构成。然而，为了使具有高频宽延迟单元的数字控制振荡器具 有合理的芯片面积，单一延迟单元的频宽与延迟线12的长度间的取舍将实质上 限制操作频率范围的最大与最小值的比率。
发明内容
有鉴于习知数字控制振荡器操作频率范围与硬件的复杂度以及时间分辨率 间的矛盾，本发明提供一种振荡器及用于产生周期信号的方法。
本发明提供一种振荡器，包括循环控制器以及再循环延迟线模块。循环控 制器用以产生循环控制信号。再循环延迟线模块用以提供周期信号。再循环延 迟线模块执行再循环搡作。再循环操作的再循环次数取决于循环控制信号。
本发明另提供一种振荡器，包括再循环延迟线模块以及第二延迟线。再循 环延迟线^莫块执行再循环操作。在再循环4喿作下，再循环的次lt取决于循环控 制信号。再循环延迟线模块包括第一延迟线。第二延迟线耦接再循环延迟线模 块。
本发明更提供一种用以产生周期信号的方法，包括当再循环模式被使能时， 对第一闭合回路执行再循环操作，所述第一闭合回路包括第一延迟线；当所述 再循环模式被禁能时，将第二延迟线连接所述第一延迟线，并形成第二闭合回 路；以及从所述第二闭合回路输出所述周期信号。
与习知数字控制振荡器相比，本发明提供的振荡器及其控制方法，通过重 复使用延迟单元，可增加操作频率的范围，而不需额外增加延迟单元的数量， 具有较小硬件开销。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出 较佳实施例，并配合所附图式，作详细说明如下
图1为习知数字控制振荡器的示意图2为数字循环控制振荡器的方块图3为数字循环控制振荡器之一可能实施例；以及
图4及图5为模拟结杲。
具体实施例方式
图2为数字循环控制振荡器的方块图。如图2所示，数字循环控制振荡器 (Digital-Cycle-Controller Oscillator; DCCO)20包括，循环控制器202、再循环延 迟线才莫块204、细微延迟线206以及延迟调整单元208。再循环延迟线才莫块204 用以增加数字循环控制振荡器20的操作频率范围的最大与最小值比率。细微延 迟线206用以微调或是插入数字循环控制振荡器20的频率。在其它实施例中， 若不需要精细的分辨率，则可省略细微延迟线206以及延迟调整单元208。
图3为数字循环控制振荡器的可能实施例。数字循环控制振荡器30为图2 所示的数字循环控制振荡器20的可能实施例。在本实施例中，再循环延迟线模 块204(图2所示)由再循环延迟线302、第一选4奪单元308及第二选择单元310 所构成。细微延迟线206与细微延迟线304 (图3所示)相同。延迟调整单元 208 (图2所示)由三角积分内插器(EAinterpolator)306所构成。通过重复4吏用再 循环延迟线302的延迟单元，便可增加操作频率的范围，并具有较小硬件开销。 延迟单元的重复使用是再循环4喿作。通过再循环延迟线302及路径316所构成 的第一闭合回路，便可执行再循环操作。因此，当通过增加重复使用延迟单元 的次数，达到最小操作频率需求时，再循环延迟线的延迟单元的频宽(bandwidth) 便可尽可能大，以达到所需的最大操作频率需求。延迟单元被重复使用的次数 就是再循环的次数。再循环的次数取决于循环控制器202。在再循环操作后，再 循环延迟线302连接细微延迟线304。再循环延迟线302、细微延迟线304以及 路径318构成第二闭合回路。对比所需的操作周期，细微延迟线304可补偿剩 余的延迟。内插器306更可增加时间分辨率。数字循环控制振荡器30的输出信 号在节点02处提供。数字循环控制振荡器30的操作频率范围如下式所示
r
m * c _ * a" ci * a" C2 * a"《 o<ci<c_
0 < C2 < 1其中，T为延迟线(包含再循环延迟线302及细微延迟线304)的总延迟，当
所有控制位均为低时，Tl为原始的延迟，M为重复使用的次数，Cmax为再循
环延迟线302的延迟单元的数量，Cl为细微延迟线304的延迟单元的数量，C2
为内插因子，Cl和C2即内插器306的控制码。数字循环控制振荡器30的最大
操作频率范围与习知数字控制震荡器之最大操作频率范围的比率如下式所示 M*C;m*A"Cl*A"C2*A"7; :w ,丄
由于控制器的硬件复杂度与操作频率的范围成比例，所以在给定的操作频 率范围及时间分辨率下，数字循环控制振荡器30的硬件复杂度大大小于习知数 字循环控制振荡器的硬件复杂度。
在本实施例中，第一选择单元308由第一多任务器所实现，而第二选择单 元310由第二多任务器实现。数字循环控制振荡器30更具有D型触发器312。 再循环延迟包含两多任务器(308及310)、延迟单元302以及D型触发器312所 造成的延迟。延迟单元的频宽可被设计成最大，以达到所需的最大操作频率。 在本实施例中，循环控制器202(图2所示)可由计数器314所实现。计数器314 产生循环控制信号B。循环控制信号B控制多任务器(308及310)，用以选择节 点01或02的信号并传送至再循环延迟线302。举例而言，当循环控制信号B 为高电平时，便可使能再循环模式。因此，节点Ol的信号便可被传送至再循环 延迟线302，并且节点0连接节点01。当循环控制信号B为低电平时，便禁能 再循环模式。因此，节点02的信号便可被传送至再循环延迟线302,并且节点 O连接节点C。通过不同的操作频率，便可使时钟在再循环延迟线302循环。通 过重复使用延迟单元，1更可增加再循环延迟线302的延迟时间，而不需额外增 加延迟单元的数量。计数器314设定再循环延迟线302最理想的循环次数。由 于再循环延迟线302的NMOS及PMOS的驱动能力不匹配，再循环延迟线302 不期望的占空比(duty cycle)失真可使得在低操作频率下，节点0的输出信号会 消失。为解决此问题，可将边缘触发的D型触发器312设置在再循环延迟线302 之前，用以对得到的边缘作出反应。若需产生极高的输出频率时，节点02的信 号可直接旁路再循环延迟线302，并只使用细微延迟线304。在此情况下，路径 320、 318以及细微延迟线304构成闭合回路，用以提供最大输出频率。在本实 施例中，内插器306根据控制码C1，在细微延迟线中，选择两个连续的相位， 作为一内插相位。然后，被选定的相位会被内插，以根据控制码C2,产生最终相位。在高速抖动(dithering)下，可调制控制码(C2)，用以改善时间分辨率。
图4及图5为模拟结果，显示节点C、循环控制信号B、节点0及节点02
的信号和计数器314的计数值。假设，At=2ns; Cmax=4; Cl=2; C2=0.25。图4
为^1=5的模拟结果。再循环延迟线302的延迟单元被重复使用5次。总延迟时 间^口下所示
T=5*4*2ns+2*2ns+0.25*2ns=44.5ns
图5为M=100的模拟结果。再循环延迟线302的延迟单元被重复使用100 次。总延迟时间如下所示
T=100*4*2ns+2*2ns+0.25*2ns=804.5ns
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所 属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作些许 之更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1. 一种振荡器，其特征在于包括循环控制器，产生循环控制信号；以及再循环延迟线模块，提供周期信号，所述再循环延迟线模块执行再循环操作，其中在所述再循环操作的再循环次数取决于该循环控制信号。
2. 根据权利要求1述的振荡器，其特征在于，所述循环控制器为计数器。
3. 根据权利要求1所述的振荡器，其特征在于，所述再循环延迟线模块包括 第一延迟线、第一选择单元以及第二选择单元，所述第一及第二选择单元控制 所述第一延迟线，用以在所述再循环操作下，形成第一闭合回路。
4. 根据权利要求3所述的振荡器，其特征在于，进一步包括第二延迟线，耦 接所述第 一及第二选择单元，所述第 一及第二选择单元控制所述第 一及第二延 迟线，用以在所述再循环操作后，形成第二闭合回路。
5. 根据权利要求4所述的振荡器，其特征在于，进一步包括延迟调整单元， 用以控制所述第二延迟线。
6. 根据权利要求3所述的振荡器，其特征在于，所述再循环延迟线模块进一 步包括D型触发器，耦接于所述第一选^^单元与所述第一延迟线之间。
7. —种振荡器，其特征在于包括再循环延迟线模块，用以执行再循环操作，其中在所述再循环操作下，再 循环的次数取决于循环控制信号，所述再循环延迟线模块包括第一延迟线；以 及第二延迟线，耦接所述再循环延迟线模块。
8. 根据权利要求7所述的振荡器，其特征在于，进一步包括循环控制器，用 以产生所述循环控制信号。
9. 根据权利要求8所述的振荡器，其特征在于，所述循环控制器为计数器。
10. 根据权利要求7所述的振荡器，其特征在于，所述再循环延迟线模块进 一步包括第一选择单元以及第二选择单元，该第一及第二选择单元控制所述第 一延迟线，用以在该循环操作下，形成第一闭合回路。'
11. 根据权利要求IO所述的振荡器，其特征在于，所述再循环延迟线模块更 包括D型触发器，耦接于所述第一选择单元及所述第一延迟线之间。
12. 根据权利要求10所述的振荡器，其特征在于，所述第一及第二选择单元 控制该第一及第二延迟线，用以在该循环操作后，形成第二闭合回路。
13. 根据权利要求7所述的振荡器，其特征在于，进一步包括延迟调整单元， 用以控制所述第二延迟线。
14. 一种用以产生周期信号的方法，其特征在于，包括下列步骤 当再循环模式被使能时，对第一闭合回路执行再循环操作，该第一闭合回路包括第一延迟线；当所述再循环模式被禁能时，将第二延迟线连接所述第一延迟线，并形成 第二闭合回路；以及从所述第二闭合回路输出所述周期信号。
15. 根据权利要求14所述的用以产生周期信号的方法，其特征在于，进一步 包括在所述再循环操作下，通过计数器提供再循环的次数。
16. 根据权利要求14所述的用以产生周期信号的方法，其特征在于，进一步 包括通过第一选择单元以及第二选择单元，在所述第一及第二闭合回路间切换。
全文摘要
本发明提供一种振荡器及用于产生周期信号的方法，该振荡器包括循环控制器以及再循环延迟线模块。循环控制器用以产生循环控制信号。再循环延迟线模块用以提供周期信号。再循环延迟线模块执行再循环操作。在再循环操作的再循环次数取决于循环控制信号。利用本发明可增加操作频率的范围和改善时间分辨率，而不需额外增加延迟单元的数量，具有较小硬件开销。
文档编号H03L7/08GK101534121SQ20081019170
公开日2009年9月16日 申请日期2008年12月30日 优先权日2008年3月13日
发明者张湘辉 申请人:联发科技股份有限公司