用于抑制电路中的噪声的方法和电路的制作方法

专利名称：用于抑制电路中的噪声的方法和电路的制作方法
技术领域：
本发明大体上涉及集成电路，尤其涉及用于抑制电路中的噪声的方法和电路。
背景技术：
集成电路装置通常具有多个用于产生输出信号的输入/输出引脚。集成电路的输 出信号通常响应于时钟信号而同时切换。输出的此同时切换导致常常难以控制的较大瞬变 电流。明确地说，构成线路上不合意信号的电源和接地噪声是在输出处的信号同时切换逻 辑状态时在芯片上电源和接地总线中产生的。当大量驱动器同时切换时，电源上增加的电 流汲取可能引起对芯片的电压供应的下垂(droop)或负尖峰(negative spike)。此电源电 压的下沉(dip)可能作为噪声而传播经过有源且无噪声的驱动器，且可能引起系统中的错 误切换。随着系统速度增加以及对传输更多数据的需求，破坏性的切换噪声已受到显著的 关注。由经过电源或接地线路的热噪声或外部干扰引起的时钟信号的抖动可能也对电 路的操作具有显著影响。举例来说，周期抖动(也称为“边缘到边缘”抖动)是任一时钟周 期与理想时钟周期在时间上的偏差。周期抖动由于噪声而导致相对于完美的参考时钟或数 据信号的相位变化。通常将周期抖动测量为最长周期与最短周期之间的差。为确保针对所 有信号存在足够的设置时间，适应周期抖动是必要的。抖动也可由于并非输入/输出(I/O) 元件的部分的内部逻辑的同时切换而产生，所述内部逻辑例如为可配置逻辑块(CLB)或可 编程逻辑装置(PLD)的随机存取存储器块(BRAM)，其将在下文更详细地描述。因此，有必要 克服由导致时钟抖动的同时切换噪声或热噪声引起的较大瞬变现象，且提供无噪声的电源 和接地连接。已在常规电路中用无源组件来完成电源噪声抑制，所述无源组件例如为连接于电 源轨和接地上的电容器。电容器提供供瞬变噪声在电源轨上到达接地的分路路径，以使瞬 变电压振幅减到最小，同时存储和提供局部电荷以使电压下垂减到最小。然而，无源装置的 性能受到其寄生电感、串联电阻和电容的限制，所述寄生电感、串联电阻和电容随所使用材 料的类型、封装、温度、DC偏置和操作频率而变。此外，因为电容器在超过其谐振频率后变 为电感性的，所以给定的电容器值通常对于一个谐振频率来说是最优的，但在较宽范围的 频率上不是最优的。另外，由于寄生电阻和电感，无源装置的性能往往在高于IOOMhz的频 率下快速降级。因此，需要一种改进的用于抑制电路中的噪声的方法和电路。

发明内容
本发明提供了一种抑制电路中的噪声的方法。所述方法包括将电源电压提供到 所述电路的第一端子；将接地电压提供到所述电路的第二端子；将时钟信号提供到所述电 路；以及通过与所述时钟信号同步地对噪声进行有源解耦来使噪声从所述电路的所述第一 端子和所述第二端子中的至少一个处有源解耦。对噪声进行有源解耦可包括将所述电路的所述第一端子分路到大于所述电源电压的电压，且/或将所述电路的所述第二端子分路到 小于接地的电压。也可提供与所述时钟信号的偏移，用于对噪声进行有源解耦，其可在时钟 周期的预定部分期间执行。根据替代实施例，一种抑制电路中的噪声的方法包括将电源电压提供到所述电 路的第一端子；将接地电压提供到所述电路的第二端子；以及通过在输出处的信号的切换 期间将所述第一端子或第二端子中的至少一个选择性地分路到具有较大量值的电压，来使 噪声从所述电路的第一端子或第二端子中的至少一个处有源解耦。所述方法可进一步包 括将时钟信号提供到电路，其中对噪声进行有源解耦包括与时钟信号同步地对噪声进行解 耦。此外，对噪声进行有源解耦可包括将第一端子分路到大于电源电压的电压和将第二端 子分路到小于接地的电压。
本发明还提供了一种用于抑制端子处的噪声的电路。所述电路包括时钟信号，其 耦合到时钟输入；电源电压，其耦合到第一端子；接地电压，其耦合到第二端子；以及切换 电路，其耦合到所述第一端子和所述第二端子中的至少一个，以通过与所述时钟信号同步 地对噪声进行有源解耦来使噪声从所述电路的所述第一端子或所述第二端子处有源解耦。 所述装置可进一步包括耦合在所述第一端子与大于电源电压的电压之间的第一开关，以及 耦合在所述第二端子与小于接地的电压之间的第二开关。还可提供用于调节用于与所述时 钟信号同步地对噪声进行解耦的脉冲的相位和脉冲宽度的可编程脉冲产生器。


图1是根据本发明实施例的用于抑制噪声的电路的框图；图2是根据本发明实施例的具有用于抑制噪声的电路的集成电路封装的框图；图3是根据本发明替代实施例的用于抑制噪声的电路的框图；图4是根据本发明实施例的展示图1到图3的电路的操作的时序图；图5是根据本发明实施例的具有用于抑制电压供应处的噪声的电容器的电路的 框图；图6是根据本发明实施例的用于抑制具有多个电源电压的装置中的噪声的电路 的框图；图7是根据本发明实施例的用于产生栅极控制信号的有源解耦器逻辑的电路；图8是根据本发明实施例的可编程逻辑装置的框图；以及图9是展示根据本发明实施例的抑制噪声的方法的流程图。
具体实施例方式首先参看图1，展示根据本发明实施例的用于抑制噪声的电路的框图。明确地说， 噪声产生电路102经耦合以接收电源电压V。。和时钟信号，且耦合到接地电压。根据图1的 实施例，电路还经耦合以接收第一电压，称为高度正性电压V++，其为大于Vcc的电压；以及 第二电压，称为高度负性V—，其为小于接地的电压。举例来说，对于2. 5伏V。。，V++可为3. 3 伏，且V__可为-1. 2伏。有源解耦电路104包括有源解耦器逻辑106，其产生控制信号Sl和 S2，以分别控制开关108和110。有源解耦器逻辑经耦合以接收时钟信号，且优选包括脉冲 宽度产生器电路以产生适当的控制信号Sl和S2。如下文将更详细地描述，用于响应于控制信号Sl和S2而选择性地将V++和V__耦合到电路的例如开关108和110等有源装置的使用提供了经改进的对电源和接地端子上的噪声的抑制。因此，具有较大量值的电压耦合到 电源电压和接地电压，其中将具有比电源电压更为正性的值的电压施加到电源端子，且将 具有比接地更为负性的值的电压施加到接地端子。可将具有较大量值的电压施加到电源电 压、接地电压或两者。不同于无源装置，有源解耦器将含噪声的电源电压分路到纯的且稳定 的交流局部电压参考历时有限的时间量，以抑制含噪声电源上存在的波纹。纯的电源提供 较大的局部电荷供应以使电压下垂减到最小，且提供用以稳定含噪声电源的低波纹电源电 压参考。启用有源解耦的开关可为低接通电阻晶体管(通常例如为0. 001欧姆或更小)，其 由决定何时接通或断开晶体管的脉冲产生器电路控制。将参看图4到图7更详细地描述用 于控制开关的脉冲的产生。根据图2的框图中所示的本发明的一个实施例，集成电路封装200包括位于衬底 204上的裸片(die) 202，其经耦合以接收V++和V__电压。如图2的实施例中所示，封装还 经耦合以在衬底的各个端子处接收时钟信号、Vcc和接地。根据一个实施例，噪声产生电路 102、有源解耦器逻辑106以及开关108和110可实施于裸片202上。或者，噪声产生电路 102可实施于裸片202上，而开关108和110可实施为衬底204上的离散组件。如将参看 图3更详细地描述，噪声产生电路102以及开关108和110可分布于例如印刷电路板等电 子装置的不同元件上。现在参看图3，噪声产生电路302、有源解耦器逻辑器件304以及包括晶体管306 和308的开关可分布于装置310的各个组件上。在图3的实施例中，V++通过晶体管306选 择性地耦合到装置310的噪声产生电路302，晶体管306具有由来自有源解耦器逻辑器件 304的控制信号S1控制的栅极。类似地，V__通过晶体管308选择性地耦合到电路，晶体管 308具有由控制信号S2控制的栅极。虽然如图所示的控制信号S1和S2是从例如有源解耦 器逻辑器件304提供的，但有源解耦器逻辑器件304和/或晶体管306和308可为噪声产生 电路302的一部分。V。。和接地节点处的晶体管的引线的寄生电感(可取决于装置310的实 施方案而变化)由电感器312和314展示。虽然(例如)展示金属氧化物半导体电路，但根 据本发明可采用其它类型的晶体管或开关。噪声产生电路302可并入作为微处理器、可编 程逻辑装置(PLD)、专用集成电路(ASIC)、门阵列或基于集成电路技术的任何通用设计、或 实施这些装置中耦合到晶体管306和308的任意一个的印刷电路板的一部分。举例来说， 噪声产生电路302可实施于嵌入集成电路中的硅中，且晶体管实施于印刷电路板上的离散 逻辑器件中。或者，装置310的所有元件也可实施为用以在数字、模拟或类似系统中对噪声 进行解耦或抑制电磁辐射发射的独立装置。如下文将参看图4更详细地描述，包括有源解 耦器逻辑器件304和晶体管306和308的有源解耦电路在较宽范围的操作频率上且在较宽 范围的温度和电压上提供稳定的电感和电阻，且一致地在较宽操作频率范围上抑制瞬变噪 声。现在参看图4，时序图展示图1到图3的电路的操作。在时间、处的时钟信号的 上升沿之后，在时间t2处，在装置的端子(例如装置的输入/输出(I/O)引脚)处锁存数 据。参看图7更详细地描述的有源解耦器逻辑器件304的脉冲产生器参考用以驱动噪声产 生电路302的切换逻辑的同一时钟。然而，可使栅极启用信号Sl延迟一延迟周期td直到 时间t2为止。也就是说，电源电压的任何电压下垂或接地电压中的尖峰可因为电路中的电路偏斜而延迟，如此项技术中众所周知。因此，在确定延迟之后，延迟周期td由脉冲产生器 设置，以在时间t2处产生脉冲。类似地，取决于下垂或尖峰的持续时间而确定脉冲宽度tw。 构成时钟周期的预定部分的延迟周期td和脉冲宽度1可取决于若干因素而变化，包含所使 用装置的类型和装置中所采用的电路。因此，通过测试和分析装置以及装置中实施的电路 来确定延迟周期td和脉冲宽度tw。如图4所示，用于电路的V。。信号的下垂在无有源解耦的t2与t3之间的周期期间比其中V++信号通过开关306耦合到V。。的有源解耦的情况大得多。类似地，S2栅极启用脉 冲致使V—耦合到接地电压，其中接地轨上的反跳(bounce)在t2与t3之间的周期期间比没 有将V—施加到接地端子的情况小得多。因为实施图1到图3的电路的装置跟踪驱动切换 逻辑的时钟，所以其能够同步抑制与所述时钟同时产生的切换瞬变噪声。也就是说，基于一 个或一个以上可被偏移一延迟且具有预定脉冲宽度的信号，与时钟信号同步地对噪声进行 解耦。此外，图1到图3的电路提供在较宽范围的频率上良好执行的一类新的“有源解耦” 装置，其具有非常低的固定电感和电阻。虽然图4中的时序图是相对于(例如)时钟的上 升沿而展示的，但有源解耦器可经设计以与时钟的下降沿或与两个时钟沿一起工作。现在参看图5，展示根据本发明替代实施例的具有用于抑制电压供应处的噪声的 电容器的电路的框图。图5的电路类似于图3的电路，不同的是额外的晶体管502耦合到 晶体管306，且电容器504耦合在耦合晶体管502与306的节点处。反相器506经耦合以接 收控制晶体管306的控制信号，且产生经反相信号以控制晶体管502。如可看到，V++用以在 晶体管502接通且晶体管306断开时对电容器504进行预充电。当有必要将额外电压施加 到时，接通晶体管306且断开晶体管502。因此，电容器上的电荷用以提供防止电源电 压Vrc的电压下垂所必要的额外电荷。虽然以实例的形式来展示反相器，但可使用其它装置 来控制晶体管502的栅极，或可采用独立产生的信号来控制晶体管306和502。现在参看图6，展示根据本发明实施例的用于抑制具有多个电源电压的装置中的 噪声的电路的框图。如图6的电路中所示，例如集成电路或印刷电路板等装置602可包括 多个电源电压，此处展示为Vcxl到火。,。每一电源电压可耦合到较大电压，以防止如上所述 的电源电压的下垂。明确地说，电源电压Vcxl到火。,可分别耦合到电压V++1到V++N。可在电 源电压与对应的较大电压之间的路径中采用多个开关。举例来说，电容器604可耦合到第 一开关S1与第二开关/S1之间的节点。可通过将电容器选择性地充电到大于电源电压的电 压，且在切换期间将电容器耦合到电源电压，如上文相对于图5所述来避免电源电压中的 电压下垂。电容器606到610也可耦合到第一开关与第二开关之间分别与电源电压V。。2到 乂㈣相关联的节点。最终，可使用开关612将接地耦合到较大的负电压以防止接地反跳，如 上所述。虽然展示仅一个接地和一个开关612，但可将额外的开关用于同一装置上的其它经 隔离的接地。可独立地或结合例如解耦电容器等无源解耦装置而使用图1到图6的电路。现在参看图7，展示根据本发明实施例的用于产生栅极控制信号的有源解耦器逻 辑器件的电路。明确地说，时钟合成器702接收时钟信号，且产生耦合到可编程移相器704 的时钟信号。可编程移相器704将产生基于时间延迟td而移位的经移相的时钟信号。经移 相的时钟信号耦合到可编程脉冲宽度产生器706，其产生在经移相的时钟信号的上升沿处 开始且在预定脉冲宽度之后结束的脉冲。如上所述，脉冲宽度表示电压下垂和接地反跳的 近似持续时间tw，且是基于正使用的装置和采用的电路而确定的。可编程脉冲宽度产生器可由延迟锁定回路(DLL)或类似的时钟恢复电路、固定或可变延迟元件、自定时元件或其 它门控逻辑器件组成。如图所示，单独的栅极控制信号S1到Sn中的每一个可单独地产生。 现在参看图8，展示根据本发明实施例的可编程逻辑装置的框图。可编程逻辑装置 是一种类型的集成电路，其被设计为可由用户编程，使得用户可实施其选择的逻辑设计。一 种类型的可编程逻辑装置是复杂可编程逻辑装置或CPLD。CPLD包含两个或两个以上“功能 块”，其连接在一起，且通过互连开关矩阵连接到输入/输出(I/O)资源。CPLD的每一功能 块包含类似于可编程逻辑阵列(PLA)或可编程阵列逻辑(PAL)装置中所使用的两电平AND/ OR结构的两电平AND/OR结构。另一类型的可编程逻辑装置是现场可编程门阵列(FPGA)。 在典型的FPGA中，可配置逻辑块(CLB)阵列耦合到可编程输入/输出块(IOB)。CLB和IOB 通过可编程路由资源的层级而互连。图8展示FPGA架构800，其包含大量不同的可编程瓦片(programmabletile)，包 含多十亿位收发器(MGT 801)、可配置逻辑块(CLB 802)、随机存取存储器块(BRAM 803)、 输入/输出块(Ι0Β 804)、配置与计时逻辑器件(C0NFIG/CL0CK 805)、数字信号处理块(DSP 806)、专用输入/输出块(1/0807)(例如，配置端口和时钟端口)，以及其它可编程逻辑器件 808，例如数字时钟管理器、模/数转换器、系统监视逻辑器件等等。一些FPGA还包含专用 处理器块(PR0C 810)。图1到图3以及图5到图6的有源解耦电路可在FPGA中实施，或耦 合到FPGA的电源电压引脚和接地引脚，如上所述。在一些FPGA中，每一可编程瓦片(tile)包含可编程互连元件(INT 811)，其具有 去往和来自每一邻近瓦片中的对应互连元件的标准化连接。因此，联系在一起的可编程互 连元件实施用于所说明FPGA的可编程互连结构。可编程互连元件(INT 811)还包含去往 和来自同一瓦片内的可编程逻辑元件的连接，如图8的顶部处所包含的实例所示。举例来说，CLB 802可包含可经编程以实施用户逻辑的可配置逻辑元件(CLE 812)，加上单个可编程互连元件(INT 811)。BRAM 803可包含BRAM逻辑元件(BRL 813)以 及一个或一个以上可编程互连元件。BRAM包括与配置逻辑块的经分布RAM分离的专用存储 器。通常，瓦片中所包含的互连元件的数目取决于瓦片的高度。在图示实施例中，BRAM瓦 片具有与四个CLB相同的高度，但也可使用其它数目(例如，五个)。DSP瓦片806可包含 DSP逻辑元件(DSPL 814)以及适当数目的可编程互连元件。IOB 804可包含(例如)输入 /输出逻辑元件(I0L 815)的两个例子以及可编程互连元件(INT 811)的一个例子。在图示实施例中，裸片中心附近的柱形区域(图8中展示为阴影)用于配置、时钟 和其它控制逻辑器件。从此柱体延伸的水平区域809用以在FPGA的广度上分布时钟和配 置信号。一些利用图8中所说明的架构的FPGA包含额外的逻辑块，其破坏构成FPGA的一 大部分的规则柱形结构。额外的逻辑块可为可编程块和/或专用逻辑器件。举例来说，图 8中所示的处理器块PROC 810跨越若干列CLB和BRAM。请注意，图8既定仅说明示范性FPGA架构。列中的逻辑块的数目、列的相对宽度、 列的数目和次序、列中所包含的逻辑块的类型、逻辑块的相对大小以及图8的顶部处所包 含的互连/逻辑器件实施方案纯粹是示范性的。举例来说，在实际的FPGA中，每当CLB出 现时，就通常包含一个以上邻近列的CLB，以促进用户逻辑器件的高效实施。虽然将FPGA详 细展示为(例如)一种类型的可编程逻辑装置，但本发明的电路和方法可实施于任何装置 中，包含任何类型的具有可编程逻辑器件的集成电路。
现在参看图9，流程图展示根据本发明实施例的抑制噪声的方法。明确地说，在步 骤902处，将电源电压提供到电路的第一端子。在步骤904处，将接地电压提供到电路的第 二端子。在步骤906处，确定与时钟信号的偏移周期以对噪声进行有源解耦。在步骤908 处，确定时钟周期的预定部分以对噪声进行有源解耦。在步骤910处，通过在偏移周期之后 的预定周期期间将电路的第一端子分路到大于电源电压的电压，来使噪声从电路的第一端 子有源解耦。在步骤912处，通过在偏移周期之后的预定周期期间将电路的第二端子分路 到小于接地的电压，来使噪声从电路的第二端子有源解耦。可使用如上所述的图1到图3 和图5到图6的电路中的任一个或任何其它合适电路来实施图9的方法。 因此可了解，已描述一种用于抑制噪声的新颖方法和电路。上文所描述的本发明 是用以抑制数字或模拟切换系统中的电源噪声的新方法。上文所描述的有源解耦方法和电 路使用抑制由切换逻辑器件产生的瞬变电压下垂和波纹的电路。所述电路在较宽的温度、 电压和频率范围内提供固定的寄生电感和电阻。虽然以实例的形式展示上文所描述的电 路，但可用任何类型的用以避免电压下垂或反跳的电路或装置来实施所述电路和方法。所 属领域的技术人员将了解，将见到许多并入所揭示的本发明中的替代方案和等效物存在。 因此，本发明不受上述实施例限制，而是仅受所附权利要求书限制。
权利要求
一种抑制电路中的噪声的方法，所述方法包括将电源电压提供到所述电路的第一端子；将接地电压提供到所述电路的第二端子；以及将时钟信号提供到所述电路；通过与所述时钟信号同步地对噪声进行有源解耦来使噪声从所述电路的所述第一端子和所述第二端子中的至少一个处有源解耦。
2.根据权利要求1所述的方法，其中对噪声进行有源解耦包括以下步骤中的至少一 个将所述电路的所述第一端子分路到大于所述电源电压的电压，或将所述电路的所述第 二端子分路到小于接地的电压。
3.根据权利要求1所述的方法，其中对噪声进行有源解耦包括提供具有与所述时钟信 号的偏移的脉冲，用于对噪声进行有源解耦。
4.根据权利要求1所述的方法，其中对噪声进行有源解耦包括在所述时钟周期的预定 部分期间对噪声进行有源解耦。
5.根据权利要求1所述的方法，其进一步包括将电容器充电到大于所述电源电压的预 定电压，其中对噪声进行有源解耦包括将所述第一端子分路到所述电容器。
6.一种用于抑制端子处的噪声的电路，所述电路包括时钟信号，其耦合到时钟输入；电源电压，其耦合到第一端子；接地电压，其耦合到第二端子；以及切换电路，其耦合到所述第一端子和所述第二端子中的至少一个，以通过与所述时钟 信号同步地对噪声进行有源解耦来使噪声从所述电路的所述第一端子和所述第二端子中 的至少一个处有源解耦。
7.根据权利要求6所述的电路，其中所述切换电路包括耦合在所述第一端子与大于所 述电源电压的电压之间的第一开关。
8.根据权利要求7所述的电路，其中所述切换电路包括耦合在所述第一开关与所述大 于所述电源电压的电压之间的节点处的第二开关，以及耦合到所述节点的电容器，其中在使噪声从所述第一端子解耦时，将所述第一端子分路到所述电容器。
9.根据权利要求7所述的电路，其中所述切换电路包括耦合在所述第二端子与小于接 地的电压之间的第二开关。
10.根据权利要求6所述的电路，其进一步包括可编程脉冲产生器，所述可编程脉冲产 生器用于调节用于与所述时钟信号同步地对噪声进行解耦的脉冲的相位和脉冲宽度。
全文摘要
本发明揭示一种抑制电路(302)中的噪声的方法。所述方法包括将电源电压(Vcc)提供到所述电路(302)的第一端子(312)；将接地电压提供到所述电路的第二端子(314)；将时钟信号提供到所述电路；以及通过与所述时钟信号同步地对噪声进行有源解耦来使噪声从所述电路(302)的所述第一端子(312)和所述第二端子(314)中的至少一个处有源解耦。还揭示一种用于抑制电路(302)中的噪声的电路。
文档编号H03K17/16GK101821949SQ200880024510
公开日2010年9月1日 申请日期2008年7月18日 优先权日2007年7月19日
发明者安东尼·T.·道 申请人:吉林克斯公司