基于分数输入和输出相位而操作的数字锁相环的制作方法

专利名称：基于分数输入和输出相位而操作的数字锁相环的制作方法
技术领域：
本发 明大体上涉及电子元件，且更具体来说，涉及数字锁相环。
背景技术：
锁相环(PLL)为许多电子电路的整体部分且在通信电路中尤其重要。举例来说， 数字电路使用时钟信号来触发同步电路(例如，触发器)。发射器和接收器将本地振荡器 (LO)信号分别用于上变频转换和下变频转换。用于无线通信系统的无线装置(例如，蜂窝 式电话)通常将时钟信号用于数字电路且将LO信号用于发射器和接收器。用振荡器来产 生时钟信号和LO信号，且通常用PLL来控制时钟信号和LO信号的频率。PLL通常包括用以调整来自振荡器的振荡器信号的频率和/或相位的各种电路 块。这些电路块可能会消耗相对大量的功率，此对于例如蜂窝式电话的便携式装置来说可 能为不合意的。因此，此项技术中需要在不牺牲性能的情况下减少PLL的功率消耗的技术。

发明内容
本文中描述具有良好性能和较低功率消耗的数字PLL (DPLL)。DPLL为具有以数字 方式实施的电路块而非具有模拟电路的PLL。数字实施可提供一些优点，例如较低的成本、 较小的电路面积等。在一个方面中，DPLL可基于输入和输出相位的分数部分来操作。DPLL可累加可包 括调制信号的至少一个输入信号以获得输入相位。DPLL可(例如)使用时间/数字转换 器(TDC)基于来自振荡器的振荡器信号与参考信号之间的相位差来确定输出相位的分数 部分。DPLL接着可基于所述输入相位的分数部分和所述输出相位的分数部分来确定相位误 差。分数部分可具有所述振荡器信号的一个周期的范围。在一种设计中，DPLL可确定所述 输出相位的分数部分与所述输入相位的分数部分之间的相位差。DPLL接着可将预定值(例 如，一个振荡器周期)添加到所述相位差或从所述相位差减去所述预定值(如果需要)，以 使得所得相位误差在预定范围内(例如，负的二分之一个振荡器周期到正的二分之一个振 荡器周期)。DPLL可基于所述相位误差而产生用于所述振荡器的控制信号。在另一方面中，DPLL可包括合成累加器(synthesized accumulator)和TDC。所 述合成累加器可通过追踪振荡器信号的周期的数目来确定粗略输出相位。可基于具有比所 述振荡器信号的频率低的频率的参考信号来更新所述合成累加器。所述TDC可基于所述振 荡器信号与所述参考信号之间的相位差来确定精细输出相位。DPLL可基于所述粗略输出相 位、所述精细输出相位和所述输入相位来产生用于振荡器的控制信号。以下更详细地描述本发明的各个方面和特征。


图1展示DPLL的框图。图2展示TDC的输出对输入的图表。
图3展示基于分数输入和输出相位而操作的DPLL的框图。图4展示合成累加器的操作。图5展示具有合成累加器的DPLL的框图。图6展示具有合成累加器的相位检测器的框图。图7展示TDC的示意图。图8展示具有合成累加器的另一 DPLL的框图。图9展示通信装置的框图。图10展示用于控制振荡器的过程。图11展示用于控制振荡器的另一过程。
具体实施例方式图1展示DPLL 100的设计的框图。在DPLL 100内，求和器110接收调制信号M(t) 并对其求和，所述调制信号M(t)对于用于通信的频道的中心频率来说具有静态值。输入累 加器112累加求和器110的输出并提供输入相位P(t)。所述累加本质上将频率转换成相 位。通过参考信号触发输入累加器112，所述参考信号可具有固定频率fra。还用所述参考 信号来更新DPLL 100内的各种电路块和信号，且t为所述参考信号的索引。射频(RF)累加器122针对每一振荡器周期递增一，振荡器周期为来自受控振荡器 118的振荡器信号的一个周期。锁存器124在由所述参考信号触发时锁存RF累加器122的 输出且提供粗略/整数输出相位A(t)。TDC 130接收所述振荡器信号和所述参考信号，在由 所述参考信号触发时确定所述振荡器信号的相位，且提供TDC输出F(t)，TDC输出F(t)指 示所述振荡器信号与所述参考信号之间的精细/分数相位差。TDC 130实施用于DPLL 100 的分数相位传感器。求和器126接收粗略输出相位A(t)和TDC输出F(t)并对其求和，且 提供反馈相位Z(t)，反馈相位Z(t)为对输出相位B(t)的估计。求和器114接收反馈相位Z(t)并从输入相位P(t)减去反馈相位Z(t)，且提供相 位误差E (t)。环滤波器116对所述相位误差滤波且提供用于振荡器118的控制信号S (t)。 环滤波器116设定DPLL 100的环动态。所述控制信号调整振荡器118的频率，以使得振荡 器信号的相位遵照调制的相位。控制信号可具有任何适宜数目个位的分辨率，例如，8、12、 16、20、24或更多位的分辨率。振荡器118可为数字受控振荡器(DC0)、电压受控振荡器(VC0)、电流受控振荡器 (IC0)，或频率可由控制信号调整的某一其它类型的振荡器。振荡器118可在标称频率f。s。 下操作，标称频率f。s。可由使用DPLL 100的应用来确定。举例来说，DPLL 100可用于无线 通信装置，且f。s。可为几百兆赫(MHz)或几千兆赫(GHz)。可基于晶体振荡器(X0)、电压受 控晶体振荡器(VCX0)、温度补偿式晶体振荡器(TCX0)或具有准确频率的某一其它类型的 振荡器来产生所述参考信号。所述参考信号的频率可远低于所述振荡器信号的频率。举例 来说，仁社可为几十MHz，而f。s。可为若干GHz。可以振荡器周期为单位来给出输入相位P (t)、输出相位B (t)和反馈相位Z (t)。在 图1中所示的设计中，DPLL 100的反馈路径包括(i)RF累加器122，其用以测量以振荡器 周期的整数数目而给出的粗略输出相位；以及(ii)TDC 130，其用以测量由一个振荡器周 期的部分给出的精细输出相位。RF累加器122与TDC 130的组合测量总输出相位B(t)，总输出相位B (t)包括来自RF累加器122的粗略/整数部分和来自TDC 130的精细/分数部 分。在本文中的描述中，术语“精细”与“分数”互换使用，且术语“粗略”与“整数”也互换 使用。从所述输入相位减去反馈相位Z(t)(其是对输出相位的估计)以获得用于环滤波器 116的相位误差。可基于所述参考信号来操作DPLL 100中的除RF累加器122外的所有方框。RF累 加器122基于振荡器信号而操作，振荡器信号的频率可比所述参考信号高许多倍。因此，RF 累加器122可占DPLL 100的总功率消耗的大部分(例如，50%左右)。因此，可需要在RF 累加器122关闭的情况下操作DPLL 100以便节省电池功率。在一个参考周期(其为参考信号的一个周期)中，可将总输出相位e t。tal给出为0 total = 2^1 fosc/fref 弧度。等式(1)可以振荡器周期为单位来给出总输出相位且可将其分成整数部分e int和分数部 分0fM。。可以振荡器周期的整数数目或2弧度的整数倍来给出整数部分0int。可由一 个振荡器周期的部分或在o到2^1弧度的范围内来给出分数部分efra。。可如下给出整数 部分e int和分数部分e frac θint＝2π[fosc/fref]以及等式⑵θ frac = θ total" θ int,等式⑶其中《 」”表示下取整运算符(floor operator)。RF累加器122可通过确定在一个参考周期内的振荡器周期的数目来确定输出相 位的整数部分。TDC 130可通过将振荡器信号的相位与参考信号的相位进行比较来确定输 出相位的分数部分。图2展示TDC 130的输出对输入的图表。水平轴展示输出相位B(t)，其为到TDC 130的输入。垂直轴展示TDC输出F(t)。对于水平轴与垂直轴，一个振荡器周期等于2^1。 如图2中所示，TDC 130具有不连续的输出对输入。TDC输出F(t)在0到等于输出相位 8(0，接着在8(0 =2^1时绕回到0，接着在2^1到4^1随B(t)线性地增加，接着在B(t) = 4ji时绕回到0，以此类推。为使DPLL适当地操作，应解决TDC输出的不连续性。解决这些不连续性的一个方 式是使用RF累加器122来追踪输出相位B(t)超过2 ji的次数。接着可将RF累加器122 的输出(为2^1的整数倍)添加到TDC输出，以便将操作范围限于0到2^1，从而避免不连 续性。然而，RF累加器122可因其高操作频率而消耗很多电流。如图2中所示，TDC输出每隔进行跳跃，但在相继的相位跳跃之间的2 Ji范围 内为连续的。如果输出相位的变化速率有限，则TDC输出的相位跳跃在其出现时可被识别 且被虑及。举例来说，可不调制DPLL 100，以使得M(t) = 0，且P(t)对于所有t来说不具 有分数部分。初始条件可为F(0) =0且A(0) =P(0)，以使得E(0) =0。由于DPLL经锁 定，所以控制信号S(t)可具有恒定值。如果输入相位稍有增加(例如，增加了 0. 1弧度)， 则TDC 130将测量此相位且提供补偿信号(例如，E(t) = -0. 1弧度)。然而，如果输出相 位B (t)稍有减小(例如，减小了 -0. 1弧度)，则TDC 130将输出大值(例如，2 Ji -0. 1弧 度)。于是将使相位误差差了一个循环周期，此可能不利地影响DPLL的性能。然而，如果输出相位的变化速率有限，则可将TDC输出在一个参考周期内的任何大变化归因于相位跳跃。接着可将一个振荡器周期添加到TDC输出或从TDC输出减去一个 振荡器周期以获得正确的相位值。在以上实例中，可将TDC输出的为2 Ji -0. 1弧度的大值 归因于相位跳跃，可从此值减去2 Ji，且可提供-0. 1弧度作为正确的TDC输出值。在一方面中，在不使用RF累加器的情况下，基于来自TDC的分数输出相位和输入 相位的分数部分来操作DPLL。在每一参考周期中，可从输入相位的分数部分减去所述TDC 输出，如下D(t) = Pf(t)-F(t),等式⑷其中Pf (t)为输入相位的分数部分且在0到2 Ji的范围内，且D(t)为输入相位的分数部分与TDC输出之间的差，TDC输出为输出相位的分数部 分。可假定输入相位的变化速率和输出相位的变化速率有限，且可假定相位误差在每 一参考周期内在到n的范围内。于是可如下确定相位误差
D{t) 如果E{t) = \D{t) + 27t 如果 D⑷等式(5)
D{t)-2jt 如果
^o等式(5)展示将D(t)与阈值+ JI和-JI进行比较的设计。还可将D(t)与其它阈 值进行比较。如等式(5)中所展示，如果相位差大于Ji或小于，则假定相位跳跃已发生。在 此情况下，可将2 ji添加到所述相位差或从所述相位差减去2 JI，以使得所得相位误差较接 近于零。图3展示仅基于输入相位和输出相位的分数部分而操作的DPLL 300的设计的框 图。在DPLL 300内，求和器310和输入累加器312如上文针对图1的求和器110和输入累 加器112所描述般进行操作，且提供输入相位P(t)。单元313接收所述输入相位并提供分 数部分Pf(t)。TDC 330接收来自受控振荡器318的振荡器信号和参考信号，且提供TDC输 出F(t)，TDC输出F(t)指示所述振荡器信号与所述参考信号之间的精细/分数相位差。求 和器314从分数输入相位&(0减去TDC输出F(t)，且提供相位差D(t)。单元315接收所 述相位差，且确定相位误差E(t)(例如，如等式(5)中所示)。环滤波器316对所述相位误 差滤波，且提供用于振荡器318的控制信号S(t)。在一种设计中，最初可使用RF累加器来将振荡器318锁定到调制信号。锁定检测 器(图3中未展示)可(例如)通过观测所述相位误差的量值来确定DPLL 300是否已被 锁定。在DPLL 300已被锁定后，可停用RF累加器，且可仅使用输入相位和输出相位的分数 部分来操作所述DPLL。在另一方面中，可使用合成累加器来确定粗略/整数输出相位。合成累加器可基 于所述参考信号而非所述振荡器信号而操作，且可因此比RF累加器消耗少得多的功率。图4说明具有合成累加器的DPLL的操作。在图4中所示的实例中，振荡器信号的 频率为参考信号的频率的3. 25倍，且可提供3. 25的频率控制字(FCW)作为图1中的信道 频率。为简单起见，假定基于振荡器信号和参考信号的上升沿来锁定并触发所述DPLL。振荡器信号展示于图4顶部处的第一排中，且参考信号展示于第二排中。RF累加器的输出展示于第三排中。RF累加器在振荡器信号的每一上升沿处递增一，且因此在振荡 器周期出现时追踪振荡器周期。在参考信号的每一上升沿处锁存RF累加器的输出，且每一 锁存值展示于第三排的圆圈内。通过将振荡器周期的数目下舍入到最接近的整数值来获得 每一锁存值。举例来说，在图4中，参考信号的第一上升沿与第二上升沿之间存在3. 25个 振荡器周期，且RF累加器输出为3，其等于经下舍入的3. 25。在图4所示的实例中，每参考 周期有3. 25个振荡器周期，且锁存值为0、3、6、9、13等。理想TDC的输出展示于第四排中。所述TDC测量被下舍入函数忽略的输出相位的 分数部分。所述分数部分等于参考信号的上升沿与振荡器信号的在前面的最接近的上升沿 之间的差。对于参考信号的每一上升沿，所述TDC提供在0与1.0之间的分数值。如图4 中所示，TDC的输出为周期性的。可通过将来自TDC的精细/分数部分与来自RF累加器的 粗略/整数部分相加来获得反馈相位。每参考周期的振荡器周期的经舍入数目(其还被称作整数增量N(t))展示于第五 排中。对于参考信号的每一上升沿，N(t)等于当前锁存值与先前锁存值之间的差。在图4 中所示的实例中，N(t)为3、3、3、4、3、3、3、4、3等的序列。N(t)具有平均值3. 25且与TDC 输出以相同方式为周期性的。此外，在DPLL已被锁定后，N(t)仅具有两个可能的整数值， 其在图4中所示的实例中为3和4。即使在窄带频率调制的情况下应用的DPLL时，在两个 整数值之间的此切换仍为成立的。为在三个整数值之间切换，频率调制将需要大于参考频 率fMf，以使得一个额外的全振荡器周期可配合在一参考周期内。通常，峰值调制频率为参 考频率的部分。举例来说，峰值调制频率可为几MHz，而参考频率可为几十MHz。在此情况 下，N(t)仅具有两个可能的整数值。如果N(t)可仅采用两个可能的整数值，则可有可能在不使用在振荡器频率f。s。下 操作的RF累加器的情况下确定N(t)。通过利用即使在DPLL经调制时相位误差每参考周期 仍仅有少量变化的事实，可实现此。举例来说，峰值频率调制对于具有4GHz振荡器的低带 EDGE来说可为大约3MHz且在DPLL输出处为四分的，所述参考频率可为大约57MHz，且每参 考周期输入相位的最大变化可为大约0. 3弧度或为参考周期的约5%。因此，所述调制未遮 掩2 Ji相位跳跃，且DPLL的操作本质上未变化。可在不使用RF累加器的情况下如下确定N(t)。对于每一参考周期或更新时间间 隔t，可通过评估N(t)的两个假设来确定N(t)的正确值。第一个假设a是对于N(t)为两 个值中的较小者的情况，所述较小者表示为队且对于图4中所示的实例来说等于3。第二 个假设b是对于N(t)为两个值中的较大者的情况，所述较大者表示为Nh且对于图4中所 示的实例来说等于4。可选择提供较小相位误差量值的假设，且用于正确假设的队或NH可 用来更新存储对振荡器周期的数目的运行计数的寄存器。此寄存器提供以振荡器周期的整 数数目给出的粗略输出相位C(t)。可如下评估所述两个假设a和b。在DPLL已被锁定后，可(例如)基于输入相位 P(t)的整数部分来初始化所述寄存器。在图4中所示的实例中，将寄存器初始化到零。在 参考信号的第二个上升沿处，假设a具有假设的输出相位Za(l) = 3+0+0. 25 = 3. 25，其中 3为用于假设a的队值，0为来自所述寄存器的粗略输出相位C (1)，且0. 25为TDC输出值。 假设b具有假设的输出相位Zb(l) = 4+0+0. 25 = 4. 25，其中4为用于假设值。将 用于所述两个假设的所述假设的输出相位Za(l)和Zb(l)与输入相位P(l) = 3. 25进行比
9较。由于Za(I)比Zb(I)更接近于P(I)，所以假设a为正确的假设。接着由3(其为用于正 确的假设a的队值)来更新寄存器，且所述寄存器存储为3的粗略输出相位。
在参考信号的第三个上升沿处，假设a具有假设的输出相位Za(2) = 3+3+0. 5 = 6. 5，其中第一个3为用于假设a的队值，第二个3为来自所述寄存器的粗略输出相位C (2)， 且0.5为TDC输出值。假设b具有假设的输出相位Zb (2) =4+3+0. 5 = 7. 5，其中4为用 于假设值。将用于所述两个假设的所述假设的输出相位Za (2)和Zb (2)与输入相位 P (2) =6.5进行比较。由于Za (2)比Zb⑵更接近于P(2)，所以假设a为正确的假设。接 着由3 (其为用于正确的假设a的队值)来更新所述寄存器，且所述寄存器存储为6的粗 略输出相位。可针对每一后续参考周期重复相同的处理。一般来说，可如下确定用于N(t)的两所个可能的整数值Nl=Nh= ^ 等式(6)其中队为N(t)的两个可能的整数值中的较小者，Nh为N(t)的两个可能的整数值中的较大者，且“「1，，表示上取整运算符。可如下确定用于假设a和b的假设的输出相位Za (t) = Nl+C (t) +F (t)，以及等式(7)Zb (t) = NH+C(t)+F(t),等式(8)其中C(t)为在参考周期t中的粗略输出相位，Za(t)为在参考周期t中的用于假设a的假设的输出相位，且Zb(t)为在参考周期t中的用于假设b的假设的输出相位。可如下确定用于假设a和b的假设的相位误差Ea (t) = P (t) -Za (t)，以及等式(9)Eb (t) = P(t)-Zb(t),等式(10)其中Ea(t)为在参考周期t中的用于假设a的假设的相位误差，且Eb(t)为在参考周期t中的用于假设b的假设的相位误差。可如下更新粗略输出相位 c(i+i)=U+N否则ι。等式(ιι)可如下确定在参考周期t中的相位误差E (t)E(t) = \EA!\ 如果丨4)1<1 幼)1 等式(12)
KW否则
O可将来自等式(12)的相位误差提供到DPLL中的环滤波器。如等式(6)到(12)中所示，为在给定参考周期中的N(t)的两个可能的整数值之 间进行选择，可评估所述两个假设a和b。可选择具有更接近于输入相位的假设的输出相位 或等效地具有较小相位误差量值的假设。图5展示具有合成累加器的DPLL 500的设计的框图。在DPLL 500内，求和器510 和输入累加器512如上文针对图1的求和器110和输入累加器112所描述般进行操作，且提供输入相位P α)。TDC 530接收来自受控振荡器518的振荡器信号和参考信号，且提供TDC输出 F(t)，TDC输出F(t)指示所述振荡器信号与所述参考信号之间的相位差。相位检测器520 接收所述振荡器信号、所述TDC输出和所述输入相位并产生第一相位误差E1 (t)。相位检 测器520包括RF累加器522、锁存器524和求和器526，其如上文针对图1中的RF累加器 122、锁存器124和求和器114和126所描述般进行操作。可通过模式信号来启用或停用相 位检测器520。相位检测器540接收信道频率、所述参考信号、所述TDC输出和所述输入相 位，并产生第二相位误差E2 (t)。相位检测器540包括合成累加器且可如下文所述般实施。 可通过模式信号来启用或停用相位检测器540。可在任何给定时刻启用相位检测器520或 540，且可停用另一相位检测器以节省电池功率。
多路复用器(Mux) 514接收分别来自相位检测器520和540的两个相位误差E1 (t) 和氏(0以及模式信号，并提供相位误差E (t)。多路复用器514在启用相位检测器520时 提供第一相位误差E1 (t)作为相位误差E (t)，且在启用相位检测器540时提供第二相位误 SE2(t)作为相位误差E(t)。环滤波器516对相位误差E(t)滤波且提供用于振荡器518 的控制信号S (t)。在一种设计中，最初可启用相位检测器520且将其用来将振荡器518锁定到调制 信号。在DPLL 500已被锁定后，可停用相位检测器520，且可启用相位检测器540。锁定检 测器550接收来自相位检测器520的第一相位误SE1 (t)且确定DPLL 500是否已被锁定。 可通过观测第一相位误差E1 (t)的量值来实现此确定，第一相位误SE1 (t)的量值在DPLL 500未经锁定时最初可为大的且在DPLL 500经锁定时可为小的。锁定检测器550提供锁定 指示符，锁定指示符在DPLL经锁定时可被设定为一个逻辑值(例如，‘1 ‘)或在DPLL未 经锁定时被设定为另一逻辑值(例如，‘0')。模式选择器552接收所述锁定指示符且 可能接收图5中未展示的其它输入，并提供模式信号。举例来说，模式选择器552可在DPLL 一经锁定，或在稍后时间，便启用相位检测器540且停用相位检测器520。在切断RF累加器 522前的一定时期内可同时启用相位检测器520与540。每当检测到锁定损耗(例如，归因 于对DPLL 500的严重干扰)时，或因任何其它原因，模式选择器552便还可重新启用相位 检测器520。锁定检测器550和模式选择器552还可用于图3中的DPLL 300以在DPLL未 经锁定时用RF累加器(图3中未展示)的输出来产生相位误差。图6展示图5中的相位检测器540的设计的框图。在此设计中，相位检测器540 包括合成累加器610、假设评估单元620和舍入单元630。舍入单元630可接收信道频率且 确定N(t)的两个可能的整数值，其为队和Nh。或者，单元630可接收来自图5中的锁存器 524的粗略输出相位A (t)。当相位检测器520经启用且DPLL 500经锁定时，粗略输出相位 A(t)应在队与 之间切换。因此，在DPLL 500已被锁定后，单元630可基于粗略输出相 位A(t)的值来确定Nl和Nh。合成累加器610追踪振荡器周期的数目，但基于参考信号而非振荡器信号来操 作，此可大大减少DPLL 500的功率消耗。合成累加器610包括寄存器612、求和器614和 多路复用器616。寄存器612以振荡器周期的整数数目来存储当前粗略输出相位C(t)。多 路复用器616接收队和 以及指示哪个假设为正确/胜出的假设的选择信号。在每一参 考周期中，多路复用器616在假设a为正确的假设时提供队且在假设b为正确的假设时提供Nh。求和器614对来自寄存器612的当前粗略输出相位C(t)与多路复用器616的输出 求和且提供经更新的粗略输出相位C(t+1)，粗略输出相位C(t+1)存储于寄存器612中。寄 存器612、求和器614和多路复用器616实施等式(11)。单元620在每一参考周期中评估两个假设a和b且提供相位误差E2 (t)以及指示 正确的假设的选择信号。在单元620内，求和器622a接收来自寄存器612的粗略输出相位 C(t)、TDC输出F(t)和队且对其求和，并提供用于假设a的假设的输出相位Za(t)(如等式 (7)中所示)。求和器624a从输入相位P(t)减去假设的输出相位Za(t)并提供用于假设a 的假设的相位误差Ea(t)(如等式(9)中所示)。类似地，求和器622b接收粗略输出检测器 550接收来自相位检测器520的第一相位误gEi(t)且确定DPLL 500是否已被锁定。可通 过观测第一相位误差Ejt)的量值来实现此确定，第一相位误gEi(t)的量值在DPLL 500 未经锁定时最初可为大的且在DPLL 500经锁定时可为小的。锁定检测器550提供锁定指 示符，锁定指示符在DPLL经锁定时可被设定为一个逻辑值(例如，'1')或在DPLL未经 锁定时被设定为另一逻辑值(例如，‘0')。模式选择器552接收所述锁定指示符且可 能接收图5中未展示的其它输入，并提供模式信号。举例来说，模式选择器552可在DPLL 一经锁定，或在稍后时间，便启用相位检测器540且停用相位检测器520。在切断RF累加器 522前的一定时期内可同时启用相位检测器520与540。每当检测到锁定损耗(例如，归因 于对DPLL 500的严重干扰)时，或因任何其它原因，模式选择器552便还可重新启用相位 检测器520。锁定检测器550和模式选择器552还可用于图3中的DPLL 300以在DPLL未 经锁定时用RF累加器(图3中未展示)的输出来产生相位误差。图6展示图5中的相位检测器540的设计的框图。在此设计中，相位检测器540 包括合成累加器610、假设评估单元620和舍入单元630。舍入单元630可接收信道频率且 确定N(t)的两个可能的整数值，其为队和Nh。或者，单元630可接收来自图5中的锁存器 524的粗略输出相位A (t)。当相位检测器520经启用且DPLL 500经锁定时，粗略输出相位 A(t)应在队与 之间切换。因此，在DPLL 500已被锁定后，单元630可基于粗略输出相 位A(t)的值来确定队和Nh。合成累加器610追踪振荡器周期的数目，但基于参考信号而非振荡器信号来操 作，此可大大减少DPLL 500的功率消耗。合成累加器610包括寄存器612、求和器614和 多路复用器616。寄存器612以振荡器周期的整数数目来存储当前粗略输出相位C(t)。多 路复用器616接收队和 以及指示哪个假设为正确/胜出的假设的选择信号。在每一参 考周期中，多路复用器616在假设a为正确的假设时提供队且在假设b为正确的假设时提 供Nh。求和器614对来自寄存器612的当前粗略输出相位C(t)与多路复用器616的输出 求和且提供经更新的粗略输出相位C(t+1)，粗略输出相位C(t+1)存储于寄存器612中。寄 存器612、求和器614和多路复用器616实施等式(11)。单元620在每一参考周期中评估两个假设a和b且提供相位误差E2 (t)以及指示 正确的假设的选择信号。在单元620内，求和器622a接收来自寄存器612的粗略输出相位 C(t)、TDC输出F(t)和队且对其求和，并提供用于假设a的假设的输出相位Za(t)(如等式 (7)中所示)。求和器624a从输入相位P(t)减去假设的输出相位Za(t)并提供用于假设 a的假设的相位误差Ea(t)(如等式(9)中所示)。类似地，求和器622b接收粗略输出相位 C(t)、TDC输出F(t)和Nh且对其求和，并提供用于假设b的假设的输出相位Zb(t)(如等式⑶中所示)。求和器624b从输入相位P(t)减去假设的输出相位Zb(t)并提供用于假设b 的假设的相位误差Eb(t)(如等式(10)中所示)。选择器626接收用于所述两个假设的假设的相位误差Ea(t)和Eb(t)且确定所述 两个假设的相位误差中的较小量值。选择器626提供具有较小量值的假设的相位误差作为 来自相位检测器540的相位误差E2(t)(如等式(12)中所示)。选择器626还提供选择信 号，所述选择信号指示产生所述较小的假设的相位误差量值的正确假设。图4和图6展示将RF累加器输出下舍入(例如，从3. 25下舍入到3、从6. 5下 舍入到6等)的设计。在此情况下，对于每一假设，将TDC输出F(t)添加到粗略输出相位 C(t)。在另一设计中，将RF累加器输出上舍入(例如，从3. 25上舍入到4、从6. 5上舍入到 7等)。在此情况下，对于每一假设，从粗略输出相位C(t)减去TDC输出F(t)(图4或图6 中未展示)。一般来说，可以与更新所述合成累加器的方式一致的方式来评估所述假设。图6展示对于在DPLL 500的正常操作期间可能有两个整数值队和NH的情况，合 成累加器610和假设评估单元620的实例设计。N(t)可具有两个以上的可能的整数值，例 如，对于宽带调制或在DPLL 500第一次加电时。可通过将校正因子应用于来自所述合成累 加器的粗略输出相位来补偿归因于宽带调制较大频率差。一般来说，可针对N(t)的每一可 能的整数值评估一个假设。可选择具有最小相位误差的假设，且可基于选定的假设的N(t) 值来更新所述合成累加器。在一种设计中，DPLL包括在振荡器频率下操作的RF累加器和在参考频率下操作 的合成累加器(例如，如图5中所示)。如上文针对图5所描述，可在操作开始时使用RF累 加器，且可在DPLL已被锁定后于正常操作期间使用合成累加器。在另一设计中，DPLL仅包括在参考频率下操作的合成累加器。在操作开始时，可 针对N(t)的较多可能的值评估较多(例如，三个、四个或可能更多)假设。在DPLL已被锁 定后，可针对较少的可能的N(t)值评估较少(例如，两个)假设。或者，在操作开始时与在 正常操作期间可评估相同数目的假设(例如，两个假设)。可选择环带宽，以用有限数目的 可能的N(t)值来实现所要的获取性能。图5中的DPLL 500可以与图3中的DPLL 300等效的方式操作。当DPLL 500经 锁定时，所述假设相位的整数部分(其为来自合成累加器610的粗略输出相位C(t))应匹 配输入相位的整数部分。将通过图6中的求和器624a和624b来消去这两个整数部分，且 在相位误差E2(t)中，将仅提供分数部分之间的差。图7展示图5中的TDC 530的设计的示意图。TDC 530将振荡器信号的相位与参 考信号的相位进行比较，且提供具有多个(B个)位的分辨率的检测到的相位差。TDC 530包括2B个延迟元件710a到710z、2B个D触发器712a到712z，和温度计/ 二进制转换器(thermometer-to-binary converter) 714。延迟元件 710a 到 710z 经串联耦 合，其中延迟元件710a接收振荡器信号。可用反相器和/或其它类型的逻辑元件来实施每 一延迟元件710，以获得所要的延迟分辨率。延迟元件710a到710z提供大约一个振荡器周 期的总延迟。举例来说，如果振荡器频率f。s。为4GHz，则一个振荡器周期为250皮秒(ps)， 且每一延迟元件710提供大约250/2b ps的延迟。D触发器712a到712z使其D输入分别耦合到延迟元件710a到710z的输出，且其 时钟输入接收参考信号。每一 D触发器712对来自相关联的延迟元件710的输出信号取样并将所取样的输出提供到转换器714。处于逻辑高的D触发器的数目对处于逻辑低的D触 发器的数目指示振荡器信号与参考信号之间的相位差。此相位差具有1/2B振荡器周期的分 辨率。转换器714接收来自D触发器712a到712z的2B个输出，将这些2B个输出转换成B 位二进制值，且提供所述B位二进制值作为精细/分数输出相位。一般来说，可用任何数目个位的分辨率来设计TDC 530。举例来说，视所要的延迟 分辨率、在集成电路(IC)工艺中可用的最小延迟等而定，B可为8或更大。所要的延迟分 辨率可视使用DPLL 500的应用而定。DPLL可用于各种应用。举例来说，DPLL可用于频率合成器以产生所要频率下的振 荡器信号。在此情况下，可省略调制信号M(t)或将其设定为零。DPLL还可用于极性调制器 (polar modulator)、正交调制器(quadrature modulator)、相位调制器、频率调制器、解调 器等。对于调制器，调制信号的带宽可大于DPLL的闭环带宽。可设计DPLL以适应调制信 号的宽带宽。图8展示支持宽带调制的DPLL 302的设计的框图。DPLL 302包括图3中的 DPLL300中的所有方框。DPLL 302进一步包括缩放单元(scaling unit) 320和求和器317。DPLL 302实施两点或双端口调制以便实现高带宽调制。可将调制信号M(t)提供 到低通调制路径与高通调制路径。在低通调制路径中，求和器310和输入累加器312对调 制信号M(t)进行操作并提供输入相位P(t)。通过输入累加器312进行的累加本质上将频 率转换成相位。在高通调制路径中，缩放单元320接收调制信号M(t)并以增益g(t)对其进 行缩放且提供第二调制信号X(t)。求和器317耦合于环滤波器316的输出与振荡器318的 输入之间。求和器317对来自环滤波器316的经滤波的相位误差信号与来自缩放单元320 的第二调制信号X(t)求和且提供用于振荡器318的控制信号S(t)。调制信号的带宽可由使用DPLL 302的应用来确定且可比DPLL的闭环带宽宽。 DPLL 302中的低通调制路径的带宽是由环滤波器316来确定且可相对较窄(例如，小于 lOOKHz)以便实现所要的噪声滤波和环动态。通过经由单独的高通和低通调制路径来应用 调制信号M(t)，DPLL 302可以比DPLL的闭环带宽宽的信号带宽来调制振荡器318。为简单起见，图3、图5和图8分别展示DPLL 300、500和502的功能方框。为清楚 起见，省略了特定细节。举例来说，可将延迟插入于DPLL 300、302和500内的适当位置处， 以便使这些DPLL内的各种信号适当地时间对准。图3、图5和图8展示调制DPLL的一些实例设计。还可用其它设计来实施调制 DPLL，所述设计中的一些描述于2005年6月21日发布的题为“具有正向增益调适模块的锁 相环(PHASE LOCKED LOOP HAVING A FORWARD GAIN ADAPTATI0匪0DULE) ”的第 6，909，331 号 美国专利中。如第6，909，331号美国专利中所描述，可确定用于高通调制路径的增益g(t)。对于图3、图5和图8中相应的DPLL 300,500和302，对振荡器的干扰可能会扰乱 输出相位的连续性。此干扰可源自电源中的瞬发性波动、来自其它环的伪耦合等。一般来 说，如果每参考周期的峰值输出相移的量值小于二分之一个参考周期，则干扰并不麻烦，其 将为通常情况。因此，这些DPLL可能够提供稳健的性能。图9展示采用本文中所描述的DPLL的通信装置900的设计的框图。装置900可用 于无线通信装置、蜂窝式电话、个人数字助理(PDA)、手持式装置、无线调制解调器、无绳电 话、无线站、蓝牙(Bluetooth)装置等中。装置900还可用于例如码分多址(CDMA)系统、时分多址(TDMA)系统、频分多址(FDMA)系统、正交FDMA(OFDMA)系统、无线局域网络(WLAN) 等各种无线通信系统中。装置900可支持例如cdma2000、宽带CDMA(W-CDMA)等CDMA无线 电技术。装置900还可支持例如全球移动通信系统(GSM)的TDMA无线电技术。这些各种 系统和无线电技术为此项技术中所已知。在装置900内，数据处理器910可处理(例如，编码和调制)数据以获得符号。处 理器910还可根据用于通信的无线电技术来对所述符号执行其它处理(例如，扩频、置乱 等)以获得复合值样本。处理器910可提供包含每一复合值样本的实数部分的同相数据 信号I(t)和包含每一复合值样本的虚数部分的正交数据信号Q(t)。正交/极性转换器 (quadrature-to-polar converter)920可接收I (t)和Q(t)数据信号，将每一复合值样本 从笛卡尔(Cartesian)坐标转换到极坐标，且提供包络信号Y (t)和相位信号0 (t)。在包络路径中，乘法器922可将包络信号与增益G相乘，以获得所要的输出功率电 平。延迟单元924可提供可编程的延迟量以使所述包络信号与所述相位信号时间对准。滤 波器926可以适宜的滤波器响应来对经延迟的包络信号滤波。数/模转换器(DAC)928可 将经滤波的包络信号转换到模拟且提供输出包络信号。可通过所述输出包络信号来改变功 率放大器(PA)954的增益以实现振幅调制。在相位路径中，微分器930可对相位信号e (t)进行微分且提供调制信号M(t)， 调制信号M(t)可含有I(t)和Q(t)数据信号的频率分量。DPLL 940可接收调制信号M(t) 且产生用于DC0 950的控制信号S(t)。可用图3中的DPLL 300、图5中的DPLL 500或图8 中的DPLL 302来实施DPLL 940。DC0 950可产生由所述调制信号调制的经相位调制的信 号。放大器(Amp)952可放大所述经相位调制的信号。PA 954可基于输出的包络信号来将 放大器952的输出进一步放大且提供经相位调制且经振幅调制的RF输出信号。控制器/处理器960可控制装置900内的数据处理器910和其它方框的操作。存 储器962可存储用于控制器/处理器960和/或其它方框的数据和程序代码。可以数字方式来实施装置900中的各种方框。举例来说，可用一个或一个以上数 字信号处理器(DSP)、精简指令集计算机(RISC)处理器、中央处理单元(CPU)等来实施处理 器910到滤波器926、微分器930、DPLL 940和控制器/处理器960。所述数字方框可实施 于一个或一个以上专用集成电路(ASIC)和/或其它集成电路(IC)上。可用模拟电路来实 施装置900中的剩余方框。DC0 950、放大器952和/或PA 954的部分可实施于一个或一 个以上RF IC(RFIC)、模拟IC、混合信号IC等上。图10展示用于控制振荡器(例如，DC0、VC0等)的过程1000的设计。可累加可包 括调制信号的至少一个输入信号以获得输入相位(方框1012)。可确定振荡器信号与参考 信号之间的相位差(例如，用TDC)以获得用于所述振荡器信号的输出相位的分数部分(方 框 1014)。可仅基于输入相位的分数部分和所述输出相位的所述分数部分来确定相位误差 (方框1016)。所述分数部分可具有所述振荡器信号的一个周期的范围。对于方框1016，可 确定所述输出相位的分数部分与所述输入相位的分数部分之间的相位差。如果所述相位差 小于第一值(例如，负的二分之一个振荡器周期)，则可将预定值(例如，一个振荡器周期) 添加到所述相位差。如果所述相位差大于第二值(例如，正的二分之一个振荡器周期)，则 可从所述相位差减去预定值。可提供在添加或减去所述预定值后的相位差(如果有的话)
15以作为相位误差。可基于所述相位误差而产生用于振荡器的控制信号(方框1018)。可通过追踪振荡器信号的周期的数目(例如，用RF累加器)来确定所述输出相位 的整数部分。在未经锁定时，可基于输入相位的整数和分数部分以及输出相位的整数和分 数部分来确定所述相位误差。在经锁定时，可仅基于输入相位的分数部分和输出相位的分 数部分来确定所述相位误差。图11展示用于控制振荡器(例如，DCO、VC0等)的过程1100的设计。可基于参 考信号通过追踪来自振荡器的振荡器信号的周期的数目来确定粗略输出相位c(t)(例如， 用合成累加器)，所述参考信号具有比所述振荡器信号的频率低的频率(方框1112)。可基 于所述振荡器信号与所述参考信号之间的相位差来确定精细输出相位F(t)(例如，用TDC) (方框1114)。可基于所述粗略输出相位、所述精细输出相位和输入相位P(t)来确定相位 误差E(t)(方框1116)。可基于所述相位误差而产生用于振荡器的控制信号S(t)(方框 1118)。对于方框1112，可在每一更新时间间隔(例如，每一参考周期)中由第一整数值队 或第二整数值NH来更新粗略输出相位。所述第一整数值和所述第二整数值可为基于振荡器 信号的频率和参考信号的频率所确定(例如，如等式(6)中所示)的连续整数值。可在每 一更新时间间隔中基于所述第一整数值和所述第二整数值、粗略输出相位、精细输出相位 和输入相位来针对所述第一整数值和所述第二整数值评估两个假设。可基于对所述两个假 设的评估的结果由所述第一整数值或所述第二整数值来更新粗略输出相位。举例来说，可 基于所述第一整数值、粗略输出相位和精细输出相位来确定第一假设的输出相位Za(t)。可 基于所述第二整数值、粗略输出相位和精细输出相位来确定第二假设的输出相位Zb(t)。可 ⑴在所述第一假设的输出相位比所述第二假设的输出相位更接近于输入相位的情况下由 所述第一整数值或(ii)否则由所述第二整数值来更新所述粗略输出相位。在第一持续时间中(例如，在操作开始时)基于振荡器信号通过追踪振荡器信号 的周期的数目来确定粗略输出相位A(t)。在第二持续时间中(例如，在已实现锁定后)基 于参考信号通过追踪振荡器信号的周期的数目来确定粗略输出相位C(t)。可通过各种手段来实施本文中所描述的DPLL。举例来说，所述DPLL可实施于硬 件、固件、软件或其组合中。对于硬件实施方案，可用一个或一个以上DSP、数字信号处理装 置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、 微处理器、电子装置、经设计以执行本文中所描述的功能的其它电子单元或数字电路、计算 机，或其组合来实施所述DPLL内的方框。所述DPLL还可实施于IC、模拟IC、数字IC、RFIC、混合信号IC、ASIC、印刷电 路板(PCB)、电子装置等上。还可用各种IC工艺技术来制造所述DPLL，例如互补金属氧 化物半导体(CMOS)、N沟道MOS (N-M0S)、P沟道MOS (P-M0S)、双极结晶体管(B JT)、双极 CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)等。对于固件和/或软件实施方案，可用执行本文中所描述的功能的代码(例如，程 序、函数、模块、指令等)来实施DPLL内的方框。一般来说，有形地包含固件和/或软件代码 的任何计算机/处理器可读媒体可用于实施本文中所描述的技术。举例来说，固件和/或 软件代码可存储于存储器(例如，图9中的存储器962)中且由处理器(例如，处理器960) 执行。存储器可实施于处理器内或处理器外部。固件和/或软件代码还可存储于计算机/处理器可读媒体中，例如随机存取存储器(RAM)、只读存储器(ROM)、非易失性随机存取存 储器(NVRAM)、可编程只读存储器(PR0M)、电可擦除PROM(EEPROM)、快闪存储器、软盘、压缩 光盘(CD)、数字多功能光盘(DVD)、磁性或光学数据存储装置等。所述代码可由一个或一个 以上计算机/处理器执行且可致使所述计算机/处理器执行本文中所描述的功能性的特定方面。实施本文中所描述的DPLL的设备可为独立装置或可为较大装置的部分。装置可 为(i)独立IC ； (ii) 一个或一个以上IC的集合，其可包括用于存储数据和/或指令的存 储器IC ； (iii)例如RF接收器(RFR)或RF发射器/接收器(RTR)等RFIC ； (iv)例如移动 台调制解调器(MSM)等ASIC;(v)可嵌入于其它装置内的模块；(vi)接收器、蜂窝式电话、 无线装置、手持机或移动单元；(vii)等。提供本发明的先前描述以使得所属领域的技术人员能够制作或使用本发明。所属 领域的技术人员将容易明白对本发明的各种修改，且在不脱离本发明的范围的情况下，本 文中界定的一般原理可应用于其它变化。因此，不希望本发明限于本文中所描述的实例和 设计，而将赋予其与本文中所揭示的原理和新颖特征一致的最广范围。
1权利要求
一种设备，其包含数字锁相环(DPLL)，其经配置以接收来自振荡器的振荡器信号，仅基于输入相位的分数部分和输出相位的分数部分来确定相位误差，且基于所述相位误差而产生用于所述振荡器的控制信号。
2.根据权利要求1所述的设备，其中所述输入相位的所述分数部分和所述输出相位的 所述分数部分各自具有所述振荡器信号的一个周期的范围。
3.根据权利要求1所述的设备，其中所述DPLL包含时间/数字转换器(TDC)，所述TDC 经配置以确定所述振荡器信号与参考信号之间的相位差，且提供所述相位差作为所述输出 相位的所述分数部分。
4.根据权利要求1所述的设备，其中所述DPLL包含经配置以累加至少一个输入信号以获得所述输入相位的累加器，以及经配置以接收所述输入相位且提供所述输入相位的所述分数部分的单元。
5.根据权利要求4所述的设备，其中所述至少一个输入信号包含调制信号。
6.根据权利要求1所述的设备，其中所述DPLL经配置以确定所述输出相位的所述分数 部分与所述输入相位的所述分数部分之间的相位差，在所述相位差小于第一值时将预定值 添加到所述相位差，在所述相位差大于第二值时从所述相位差中减去所述预定值，且提供 在添加或减去所述预定值后的所述相位差(如果有的话)作为所述相位误差。
7.根据权利要求6所述的设备，其中所述预定值对应于所述振荡器信号的一个周期， 且其中所述第一值对应于所述振荡器信号的负二分之一个周期，且所述第二值对应于所述 振荡器信号的正二分之一个周期。
8.根据权利要求1所述的设备，其中所述DPLL包含射频(RF)累加器，其经配置以通过追踪所述振荡器信号的周期的数目来确定所述输出相位的整数部分，且其中所述DPLL经配置以在所述DPLL未经锁定时，基于所述输入相位的整数部分和所 述分数部分以及所述输出相位的所述整数和分数部分来确定所述相位误差，且在所述DPLL 经锁定时，仅基于所述输入相位的所述分数部分和所述输出相位的所述分数部分来确定所 述相位误差。
9.一种方法，其包含仅基于输入相位的分数部分和输出相位的分数部分针对来自振荡器的振荡器信号确 定相位误差；以及基于所述相位误差而产生用于所述振荡器的控制信号，其中所述输入相位的所述分数 部分和所述输出相位的所述分数部分各自具有所述振荡器信号的一个周期的范围。
10.根据权利要求9所述的方法，其进一步包含基于所述振荡器信号与参考信号之间的相位差来确定所述输出相位的所述分数部分。
11.根据权利要求9所述的方法，其中所述确定所述相位误差包含确定所述输出相位的所述分数部分与所述输入相位的所述分数部分之间的相位差，在所述相位差小于第一值时，将预定值添加到所述相位差，在所述相位差大于第二值时，从所述相位差中减去所述预定值，以及提供在添加或减去所述预定值后的所述相位差(如果有的话)作为所述相位误差。
12.根据权利要求9所述的方法，其进一步包含通过追踪所述振荡器信号的周期的数目来确定所述输出相位的整数部分； 在未经锁定时，基于所述输入相位的整数部分和所述分数部分以及所述输出相位的所 述整数和分数部分来确定所述相位误差；以及在经锁定时，仅基于所述输入相位的所述分数部分和所述输出相位的所述分数部分来 确定所述相位误差。
13.一种设备，其包含用于仅基于输入相位的分数部分和输出相位的分数部分针对来自振荡器的振荡器信 号确定相位误差的装置；以及用于基于所述相位误差而产生用于所述振荡器的控制信号的装置，其中所述输入相位 的所述分数部分和所述输出相位的所述分数部分各自具有所述振荡器信号的一个周期的 范围。
14.根据权利要求13所述的设备，其进一步包含用于基于所述振荡器信号与参考信号之间的相位差来确定所述输出相位的所述分数 部分的装置。
15.根据权利要求13所述的设备，其中所述用于确定所述相位误差的装置包含 用于确定所述输出相位的所述分数部分与所述输入相位的所述分数部分之间的相位差的装置，用于在所述相位差小于第一值时将预定值添加到所述相位差的装置， 用于在所述相位差大于第二值时从所述相位差中减去所述预定值的装置，以及 用于提供在添加或减去所述预定值后的所述相位差(如果有的话)作为所述相位误差 的装置。
16.根据权利要求13所述的设备，其进一步包含用于通过追踪所述振荡器信号的周期的数目来确定所述输出相位的整数部分的装置；用于在未经锁定时基于所述输入相位的整数部分和所述分数部分以及所述输出相位 的所述整数和分数部分来确定所述相位误差的装置；以及用于在经锁定时仅基于所述输入相位的所述分数部分和所述输出相位的所述分数部 分来确定所述相位误差的装置。
17.一种计算机程序产品，其包含 计算机可读媒体，其包含用于致使至少一个计算机仅基于输入相位的分数部分和输出相位的分数部分针对来 自振荡器的振荡器信号确定相位误差的代码；以及用于致使所述至少一个计算机基于所述相位误差而产生用于所述振荡器的控制信号 的代码，其中所述输入相位的所述分数部分和所述输出相位的所述分数部分各自具有所述 振荡器信号的一个周期的范围。
18.一种设备，其包含数字锁相环(DPLL)，其经配置以接收来自振荡器的振荡器信号和参考信号且产生用于 所述振荡器的控制信号，所述DPLL包含经配置以通过追踪所述振荡器信号的周期的数目来确定粗略输出相位的合成累加器，所述合成累加器是基于具有比所述振荡器信号的频率 低的频率的所述参考信号而被更新。
19.根据权利要求18所述的设备，其中所述合成累加器在每一更新时间间隔中由第一 整数值或第二整数值进行更新，所述第一和第二整数值是由所述振荡器信号的所述频率和 所述参考信号的所述频率确定的连续整数值。
20.根据权利要求19所述的设备，其中所述DPLL进一步包含评估单元，所述评估单元 经配置以在每一更新时间间隔中评估所述第一和第二整数值的两个假设，且基于对所述两 个假设的所述评估的结果来提供对在每一更新时间间隔中由所述第一或第二整数值更新 所述合成累加器的指示。
21.根据权利要求20所述的设备，其中所述DPLL进一步包含时间/数字转换器(TDC)， 所述TDC经配置以基于所述振荡器信号与所述参考信号之间的相位差来确定精细输出相 位，且其中所述评估单元经配置以基于所述第一和第二整数值、所述粗略输出相位、所述精 细输出相位和输入相位来评估所述两个假设。
22.根据权利要求21所述的设备，其中所述评估单元经配置以基于所述第一整数值、 所述粗略输出相位和所述精细输出相位来确定第一假设的输出相位，基于所述第二整数 值、所述粗略输出相位和所述精细输出相位来确定第二假设的输出相位，且提供对在所述 第一假设的输出相位比所述第二假设的输出相位更接近于所述输入相位的情况下由所述 第一整数值更新所述合成累加器或否则由所述第二整数值更新所述合成累加器的指示。
23.根据权利要求21所述的设备，其中所述评估单元经配置以基于所述第一整数值、 所述粗略输出相位、所述精细输出相位和所述输入相位来确定第一假设的相位误差，基于 所述第二整数值、所述粗略输出相位、所述精细输出相位和所述输入相位来确定第二假设 的相位误差，且提供对在所述第一假设的相位误差的量值小于所述第二假设的相位误差的 量值的情况下由所述第一整数值更新所述合成累加器或否则由所述第二整数值更新所述 合成累加器的指示。
24.根据权利要求18所述的设备，其中所述DPLL进一步包含射频(RF)累加器，其经配置以通过追踪所述振荡器信号的周期的数目来确定所述粗 略输出相位，所述RF累加器是基于所述振荡器信号而进行操作。
25.根据权利要求24所述的设备，其中所述RF累加器在第一持续时间内被启用，且在 第二持续时间内被停用，且其中所述合成累加器在所述第二持续时间内被启用。
26.根据权利要求24所述的设备，其中所述DPLL进一步包含锁定检测器，所述锁定检 测器经配置以确定所述DPLL是否经锁定，且其中在所述DPLL未经锁定时启用所述RF累加器，且在所述DPLL已经锁定后启用所述合成累加器。
27.一种方法，其包含基于参考信号，通过追踪来自振荡器的振荡器信号的周期的数目来确定粗略输出相 位，所述参考信号具有比所述振荡器信号的频率低的频率；基于所述粗略输出相位和输入相位来确定相位误差；以及基于所述相位误差而产生用于所述振荡器的控制信号。
全文摘要
在一个方面中，数字PLL(DPLL)基于输入和输出相位的分数部分而操作。所述DPLL累加至少一个输入信号以获得输入相位。所述DPLL(例如)使用时间/数字转换器(TDC)基于来自振荡器的振荡器信号与参考信号之间的相位差来确定输出相位的分数部分。所述DPLL基于所述输入相位的所述分数部分和所述输出相位的所述分数部分来确定相位误差。所述DPLL接着基于所述相位误差而产生用于所述振荡器的控制信号。在另一方面中，DPLL包括合成累加器，所述合成累加器基于所述参考信号通过追踪振荡器信号周期的数目来确定粗略输出相位。
文档编号H03L7/085GK101878594SQ200880118247
公开日2010年11月3日 申请日期2009年1月12日 优先权日2007年11月29日
发明者加里·约翰·巴兰坦, 孙博 申请人:高通股份有限公司