专利名称：一种流水线模数转换器的制作方法
技术领域：
本发明涉及一种流水线模数转换器，尤其涉及一种消去采用保持电路的流 水线模数转换器。
背景技术：
随着半导体技术的日益发展，数字多媒体电子产品在人们的生活中扮演着 举足轻重的作用。数字技术具有抗干扰能力和稳定性强、电路结构简单、设计 方便、集成度髙以及灵活性和可移植性的特点日益突出。而实际中遇到的大都 是连续变化的模拟量，需经过模/数转换变成数字信号才可输入到数字系统中进 行处理和控制，因而作为把模拟电量转换成数字量输出的接口电路-模数转换器 是现实世界中模拟信号向数字信号的桥梁，是电子技术发展的关键和瓶颈所在。
由于流水线模数转换器可以在速度、功耗和芯片面积上实现最好的折中。 目前，在高速、高精度模数转换器中流水线型模数转换器是主流产品。1987年 第一个单片集成的CMOS流水线模数转换器设计成功。此后的几十年，这种结构 的模数转换器不断得到改进。目前应用的流水线模数转换器芯片，以1.5bit每 级，带数字校正的结构最为流行。主要是该结构的流水线模数转换器可以达到 更髙的速度、更大的校正范围。
为了进一步保证流水线模数转换器的速度和精度，现有技术中有取消采样 保持电路有模数转换器， 一般来说采样保持电路的功耗要占到整个模数转换器 功耗的三分之一，同时，基于噪声的考虑，采样保持电路的采样保持电容比较 大，整个采样保持电路占用了大量的芯片面积。消去采样保持电路可以大大降 低整个流水线模数转换器的功耗和面积。尽管，消去采样保持电路可以带来很 大优势，同时也会存在一些问题。没有采样保持电路时候，流水线模数转换器 的输入模拟信号直接输入到第一级乘法数模转换器MDAC和第一级子模数转换器 ADC进行采样。如果MDAC和子ADC的在采样相结束，进行保持时的时钟信号有 偏差，那么就会造成MDAC采样电压与子ADC采样电压不一致。随着输入信号频 率的增加，这种现象会越来越严重。如果差值超过了流水线模数转换器的校正 范围，就会产生误码，将严重影响ADC的动态范围。
随着便携式数码产品的普及，对流水线模数转换器设计提出了越来越苛刻 的要求，设计出低功耗、高速度、高精度流水线模数转换器已渐成技术发展的趋势。
发明内容
本发明目的就是提供一种低功耗、髙速度、髙精度的消去采用保持电路的 流水线模数转换器。
为了达到上述发明目的，本发明的技术方案为 一种流水线模数转换器， 它包括-
多个子流水级，其用于对输入的模拟信号进行模数转换和余量放大，并将 每一个子流水级的输出数字码输入到延时同步寄存器，且每一个子流水级输出 的模拟信号进入下一级重复上述过程；
延时同步寄存器，其用于对每个子流水级输出的数字码进行延时对准，并
将对齐的数字码输入到数字校正模块；
数字校正模块，其用于接收同步寄存器的输出数字码，将接收的数字码进 行移位相加，以得到模数转换器的数字输出码；
它还包括
动态偏置电路，所述的动态偏置电路具有多个输出端，多个输出端与每一 级子流水级相电连接，所述的动态偏置电路根据输入至各子流水级的采样时钟 的频率相应地调整每个子流水级的运算放大器的偏置电平；
内置带隙基准源电路，所述的内置带隙基准源电路输出端与所述动态偏置 电路的输入端相连接，所述的内置带隙基准源电路用于产生所述动态偏置电路 的参考电压源。
更进一步地，所述的每一级子流水级采用结构为1.5bit的乘法数模转换电路。
所述的子流水级为11个，各级产生的共22bit数字码经过所述的延时同步 寄存器延时对准后输入到数字校正电路处理并输出12bit数字码，具体地，所述 的子流水级包括10级相同的由子模数转换模块ADC和乘法数模转换模块 MDAC以及运算放大器构成的电路和最后一级两比特Flash模数转换器，输入 信号首先通过第一级的子模数转换器处理产生两位数字码，这两位数字码被送 入到延时同步寄存器中，同时送入到第一级中的MDAC模块中，这样第一子流 水级产生的余量放大信号送入到下一子流水级中处理。这个过程一直持续到第 10级，最后一级为Flash模数转换器，只完成模数转换，产生两位数字码，不进行余量放大。最后，各级产生的22位数字码经过延时同步寄存器延时对准后， 输入到数字校正电路处理输出12bit数字码。
所述的内置带隙基准源电路包括工作模式控制开关，当所述的流水线模数 转换器闲置时，所述的控制开关处于关断状态这样可以保证在该流水线模数转 换器不工作的时候可以工作在省电模式，从而节省电路功耗。
由于上述技术方案的运用，本发明具有下列优点由于本发明流水线模数转 换器采用动态偏置电路，通过动态偏置电路对每一个子流水级中的运算放大器 提供偏置电流。该动态偏置电路根据输入采样频率的不同，提供相应的偏置电 流提供给运算放大器。使得运算放大器不至于为了满足最高采样频率的建立时 间而设计的"过量"、消耗的功耗过多，对于相对较低的采样频率，运放的功耗 相应的减小，从而整体上节省模数转换器的功耗。
附图1为本发明流水线模数转换器电原理框图； 附图2为本发明流水线模数转换器子流水级的电路原理图； 附图3为本发明流水线模数转换器子流水级的电路示意图； 附图4为本发明流水线模数转换器采样时钟波形图； 附图5为本发明流水线模数转换器动态偏置电路的电路图； 其中1、子流水级；2、延时同步寄存器；3、数字校正模块；4、动态偏 置电路；5、内置带隙基准源电路。
具体实施例方式
下面将结合附图对本发明优选实施方案进行详细说明
如图l所示的流水线模数转换器，其包括十一个子流水级1，子流水级l用 于对流水线模数转换器输入的模拟信号进行模数转换和余量放大，并将每一个 子流水级1的输出数字码输入到延时同步寄存器2。每一个子流水级1输出的模 拟信号进入下一级中重复上述过程。
延时同步寄存器2，其用于对各个子流水级1的输出数字码进行延时对准， 并将对齐的数字码输入到数字校正模块3;
数字校正模块3，其用于接收延时同步寄存器2的输出数字码，并将接收的 数字码进行移位相加从而得到模数转换器的数字输出码；动态偏置电路4，其用于根据采样时钟频率的不同，相应地调整每个子流水 级1的运算放大器
内置带隙基准源电路5,其用于产生温度系数较低的基准电压，作为整个流 水线模数转换器的偏置电路的参考电压源VREF。流水线模数转换器输入端的参 考电平REFN和REFP可以通过带隙基准源产生也可以通过该流水线模数转换 器的内置选择控制位，片选为外部提供。
该流水线模数转换器的十一个子流水级采用了 Scaling down架构。第一子 流水级和第二子流水级的运放和采样保持电容都是单独设计。第三到第十子流 水级采用相同的架构，如图2和图3所示。上述U级子流水级分别为stagel、 stage2、 stage3、 stage4、 stage5、 stage6、 stage7、 stage8、 stage9、 stage10和 最后一级两比特Flash模数转换器。其中，流水线模数转换器的输入信号直接 输入到stagel，由stagel中的子模数转换器处理产生两位数字码。这两位数字 码被送入到延时同步寄存器中，同时送入到stagel的MDAC模块中，stagel产 生的余量放大信号送入到stage2中处理。这个过程一直持续到第10级，最后一 级为Flash模数转换器，只完成模数转换，产生两位数字码，不进行余量放大。 最后，各级产生的22位数字码经过延时同步寄存器2延时对准后，输入到数字 校正模块3处理输出12bit数字码。故本发明的流水线模数转换器的每一级乘法 数模转换电路MDAC采用1.5bit的结构，在MDAC中，与采样相关的开关为、
Sqn 、、 S。'2 、》co網、SCOAff2 、 *S*CAn 、 SCM2 、 5"c麵,，与保持相关的开关为、d 、 S脏2 、
;、SH2 。其中开关SG1 、 、 、 、 Sc/2 、 5"CM。,"采用同一时钟控制，S,尸,、SCOM/>2 、
S，、 ^w采用同一时钟控制，S^d、 &^2、 Sm、 &2采用同一时钟控制，图4 所示的为各采用时钟波形图，由于后续的数字校正电路的存在，可以扩大比较
器的误差校正范围。误差校正范围可以达到参考电压的四分之一。sOT1、 ^^2关
断瞬间完成采样，由于子ADC的采样开关&。， 、 &。Aff2与、 SCM2时序相同，在MDAC
完成采样的同时，由子ADC对采样信号量化编码。而且由于子ADC中的比较器不是 开关电容比较器，不必考虑比较器和MDAC中采样电容的充电时间常数不同的 问题。
本发明提供的动态偏置产生电路4如图5所示，该动态偏置电路负责对每 一级MDAC中的运算放大器提供偏置电流。该偏置生成电路模块为动态偏置，根据输入采样频率的不同，提供相应的偏置电流提供给运算放大器，使得运算 放大器不至于为了满足最高采样频率的建立时间而设计的"过量"、消耗的功耗 过多，对于相对较低的釆样频率，运放的功耗相应的减小，从而整体上节省功 耗。
所述的内置带隙基准电压源电路5，其为流水线模数转换器的偏置生成电路 模块提供基准电压，并且该基准电压源包含关断开关。如果该开关关断，整个 模数转换器的运放的管子就进入截止区，处于关断模式，可以保证在该流水线 模数转换器不工作的时候可以工作在省电模式，节省电路功耗。
上述对本发明的流水线模数转换器的原理架构进行了说明，由于消去了采 样保持电路、增加了动态偏置电路和基准源电压电路，从而可根据不同的采样 时钟频率来调整整个模数转换器的功耗，可以通过关断带隙基准，使得该流水 线模数转换器工作在省电模式。从而节省了功耗。而且本发明在具体实现的时 候可采用数字工艺来实现，由于数字工艺中无法制作"模拟"电容，因此每一 子流水级中所用的采样保持电容和运放的补偿电容、共模反馈电容，可利用同 层金属之间的寄生电容来实现，从而可将本发明流水线模数转换器作为IP集成 到数字工艺实现的片上系统(SoC)上。
权利要求
1、一种流水线模数转换器，它包括多个子流水级(1)，其用于对输入的模拟信号进行模数转换和余量放大，并将每一个子流水级的输出数字码输入到延时同步寄存器(2)，且每一个子流水级(1)输出的模拟信号进入下一级重复上述过程；延时同步寄存器(2)，其用于对每个子流水级(1)输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块(3)；数字校正模块(3)，其用于接收同步寄存器(2)的输出数字码，将接收的数字码进行移位相加，以得到模数转换器的数字输出码；其特征在于它还包括动态偏置电路(4)，所述的动态偏置电路(4)具有多个输出端，多个输出端与每一级子流水级(1)相电连接，所述的动态偏置电路(4)根据输入至各子流水级的采样时钟的频率相应地调整每个子流水级的运算放大器的偏置电平；内置带隙基准源电路(5)，所述的内置带隙基准源电路(5)输出端与所述动态偏置电路(4)的输入端相连接，所述的内置带隙基准源电路(5)用于产生所述动态偏置电路(4)的参考电压源。
2、 根据权利要求1所述的一种流水线模数转换器，其特征在于所述的每 一级子流水级(1)采用结构为1.5bit的乘法数模转换电路。
3、 根据权利要求2所述的一种流水线模数转换器，其特征在于所述的子 流水级为11个，各级产生的共22bit数字码经过所述的延时同步寄存器(2)延 时对准后输入到数字校正电路(3)处理并输出12bit数字码。
4、 根据权利要求1所述的一种流水线模数转换器，其特征在于所述的内 置带隙基准源电路(5)包括工作模式控制开关，当所述的流水线模数转换器闲 置时，所述的控制开关处于关断状态。
全文摘要
本发明涉及一种流水线模数转换器，它包括用于对输入的模拟信号进行模数转换和余量放大的多个子流水级、用于对每个子流水级输出的数字码进行延时对准的延时同步寄存器、用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转换器的数字输出码的数字校正模块，它还包括根据输入至各子流水级的采样时钟的频率相应地调整每个子流水级的运算放大器的偏置电平的动态偏置电路、用于产生所述动态偏置电路的参考电压源的内置带隙基准源电路，从而使得运算放大器不至于为了满足最高采样频率的建立时间而设计的“过量”、消耗的功耗过多，对于相对较低的采样频率，运放的功耗相应的减小，从而整体上节省模数转换器的功耗。
文档编号H03M1/14GK101552609SQ200910114929
公开日2009年10月7日 申请日期2009年2月12日 优先权日2009年2月12日
发明者刘大伟 申请人:苏州通创微芯有限公司