专利名称：具宽频率锁频范围与避免锁相错误的延迟锁相回路电路的制作方法
技术领域：
本发明涉及一种延迟锁相回路电路，更明确地说，有关一种具宽频率锁频范围与避免锁相错误功能的延迟锁相回路电路。
背景技术：
请参考图1。图1为现有技术的延迟锁相回路(Delay Lock Loop, DLL)电路100的示意图。如图所示，延迟锁相回路电路100包含相位/频率检测器110、电流控制器120、电容C,、电压控制延迟电路(Voltage Control Delay Line,VCDL)130及预定延迟电路(Dummy Delay)140。
请继续参考图1。相位/频率检测器110包含两输入端分别用来接收参考周期信号CLKREF以及反馈的周期信号CLKFB，并判断参考周期信号CLKref与反馈周期信号CLKra的相位差异，来瑜出控制信号Sup或Sdw。举例来说，当参考周期信号CLKref的相位领先于反馈周期信号CLKFB时，相位/频率检测器
110输出控制信号Sup;反之，当参考周期信号CLKREF的相位落后于反馈周期
信号CLKFB时，相位/频率检测器110输出控制信号SDN。
请继续参考图l。电流控制器120耦接于相位/频率检测器的输出端，用来接收控制信号Sup或SDN。当电流控制器120接收到控制信号Sup时，电流控制器120输出一预定大小的电流Ix(未图示)至电容Q，以提升电压Vx;当电
流控制器120接收到控制信号SDN时，电流控制器120从电容d汲取一预定大小的电流Ix，以降低电压Vx。电容C,耦接于电流控制器120的输出端与一
地端之间。
请继续参考图l。电压控制延迟电路130包含两输入端，其一输入端用来接收参考周期信号CLKref、其另一输入端耦接于电容C,，用来接收电压Vx。电压控制延迟电路130便根据电压Vx的大小，将参考周期信号CLKref延返对应的时间长度Dx(未图示)，并输出以作为延迟周期信号CLKoUT。
请继续参考图1。预定延迟电路140耦接于电压控制延迟电路130的输出端与相位/频率检测器110的输入端之间。预定延迟电路140将所接收的延迟
周期信号CLKout再延迟一预定时间长度Dp(未图示)以作为反馈周期信号CLKFB，并输入至相位/频率检测器110。
请参考图2。图2为说明参考周期信号CLKref与延返周期信号CLKqut的时序图。如图所示，经现有技术的延迟锁相回路电路100，便可将延迟周期信号CLKouT的相位设定为领先参考周期信号CLKref的相位，而其间的相位
差为预定相位PD(如同前述的预定时间长度Dp)。
请参考图3。图3为说明电压控制延迟电路130的电压与延迟时间的关系图。电压控制延迟电路130为以模拟方式来控制延迟时间。当使用者要将延迟时间Dx调长时，便可提升电压控制延迟电路130的输入电压Vx。如图所示，在电压方向上分成A段、B段与C段，而A段至C段的斜率渐增。也就是说，在A段的范围内，电压Vx的变动对于延迟时间Dx的变动影响较小；反之，在C段的范围内，电压Vx只要稍微的变动，延迟时间Dx就会有很大的差异。因此，当使用者所使用的延迟时间Dx落于C段的范围内时，此时的电压Vx的稳定性就变得相当重要。因为只要电压Vx稍微变动，延迟时间Dx就会变动很大，而造成严重的误差。使得使用者在使用现有技术的延迟锁相回路电路100时，在参考周期信号CLKREF及延迟相位的选择上，都有明显地限制，造成使用者的不便。
发明内容
本发明提供一种具宽频率锁频范围与避免锁相错误功能的延迟锁相回路电路，用来根据一参考周期信号产生一延迟锁相周期信号。该延迟锁相回路电路包含一相位/频率检测器，包含一第一输入端，用来接收该参考周期信号；一第二输入端； 一第一输出端，该相位/频率检测器根据该相位/频率检测器的
该第一输入端与该第二输入端上的信号，经该相位/频率检测器的该第一输出端，输出一第一控制信号；及一第二输出端，该相位/频率检测器根据该相位/频率检测器的该第一输入端与该第二输入端上的信号，经该相位/频率检测器的该第二输出端，输出一第二控制信号； 一电压控制器，耦接于该相位/频率检测器的所述输出端，该电压控制器根据该第一控制信号或该第二控制信号输出一对应大小的电压； 一电压控制延迟电路，包含一输入端，用来接收该参考周期信号； 一控制端，耦接于该电压控制器的输出端；及一输出端，该电压控
制延迟电路根据该电压控制器输出的电压的大小，延迟所接收的该参考周期信号； 一预定延迟电路，用来将所接收的信号延迟一第一预定时间长度，该预定
延迟电路的一输出端耦接于该相位/频率检测器的该第二输入端； 一可调延迟电路，用来调整该可调延迟电路所延迟的时间长度； 一第一开关，包含一第一端，耦接于该电压控制延迟电路的该输出端； 一第二端，耦接于该预定延迟电路的一输入端； 一第三端，耦接于该可调延迟电路的一输入端；及一控制端，用来根据其所接收的信号，将该第一开关的第一端耦接至该第一开关的第二端或第三端； 一第二开关，包含一第一端，用来输出该延迟锁相周期信号； 一第二端，耦接于该预定延迟电路的该输出端； 一第三端，耦接于该可调延迟电路的一输出端；及一控制端，用来根据其所接收的信号，将该第二开关的第一端耦接至该第二开关的第二端或第三端；及一第三开关，包含一第一端，耦接于该第二开关的该第一端； 一第二端，耦接于该可调延迟电路的该输入端； 一第三端，耦接于该预定延迟电路的该输入端；及一控制端，用来根据其所接收的信号将该第三开关的第一端耦接至该第三开关的第二端或第三端。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
通过参照前述说明及下列附图，本发明的技术特征及优点得以获得完全了
图1为现有技术的延迟锁相回路电路的示意图2为说明参考周期信号与延迟周期信号的时序图3为说明电压控制延迟电路的电压与延迟时间的关系图4为本发明的延迟锁相回路电路的示意图5为说明本发明的延迟锁相回路电路于评估状态时的示意图；图6为说明本发明的可调延迟电路于评估状态时的示意图；图7为说明参考周期信号、延迟周期信号与选择周期信号的时序图；图8为说明本发明的延迟锁相回路电路于锁相状态时的示意图。其中，附图标记
100、 400 延迟锁相回路电路
110、 410 相位/频率检测器
120、 420 电流控制器
130、 430 电压控制延迟电路
140、 440 预定延迟电路
CLKref、 CLKout、 CLKfb、 CLKIp CLKI2、 周期信号CLKI3 、 CLKIm 、 CLKI(n-1) 、 CLKI(n+ i) 、 CLKIn
Sup、 SDN 控制信号
Vx 电压
C2 电容
PD 相位差
450 占空比调整电路
460 可调延迟电路
422 充电电路
423 起始电压充电电路421 电压控制器SW,、 SW2、 SW3、 SW4 开关
470 分频器
Sx 评估/锁相信号
C、 C4 控制端
I。
I2、 I3、 14、 I51、 I52、 IS3、 ISM、 161、 162、 输入端!63、 ！6m、7
EN 启动端
o2、 o3、 o4、 o5、 o6、 08 输出端
461 选择电路DU,、 DU2、 DU3、 DUM 延迟单元
462 延迟时间控制器
463 多路复用器DT、 DP 延迟时间
具体实施例方式
请参考图4。图4为本发明的延迟锁相回路电路400的示意图。如图所示，延迟锁相回路电路400包含相位/频率检测器410、电压控制器421、起始电压充电电路423、电压控制延迟电路430、三开关SW,、 SW2及SW3、预定延迟电路440、占空比调整(Duty Cycle Correction, DCC)电路450、可调延迟电路460以及分频器470。
请继续参考图4。相位/频率检测器410包含两输入端分别用来接收经分频器470分频过的参考周期信号CLKref以及反馈的周期信号CLKFB。于此设定分频器470的除数为1以方便说明，亦即经分频过的参考周期信号clkref与反馈周期信号CLKre分别相同于原本的参考周期信号clkref与反馈周期信号CLKFB。相位/频率检测器410并根据参考周期信号CLKref与反馈周期信号CLKfb分別瑜出控制信号Sup与Sdn。举例来说，当参考周期信号CLKref的相位领先于反馈周期信号CLKFB时，相位/频率检测器410输出控制信号Sup;反之，当参考周期信号clkref的相位落后于反馈周期信号clkfb时，相位/频率检测器410输出控制信号SDN。
请继续参考图4。电压控制器421包含电流控制器420及充电电路422。充电电路422包含电容C3、电容C3耦接于电流控制器420的输出端(节点X)与地端之间。电流控制器420耦接于相位/频率检测器的输出端，用来接收控制信号Sup及Sw。当电流控制器420接收到控制信号Sup时，电流控制器420输出一预定大小的电流Ix(未图示)至节点X，以提升电压Vx;当电流控制器120接收到控制信号SDN时，电流控制器420从节点X汲取一预定大小的电流Ix，以降低电压Vx。
请继续参考图4。电压控制延迟电路430包含两输入端，其一输入端用来接收参考周期信号CLKref、其另一输入端耦接于节点X，用来接收电压Vx。电压控制延迟电路430便根据电压Vx的大小，将参考周期信号CLK^f延迟对应的时间长度Dx(未图示)。
请继续参考图4。开关SW,包含第一端1、第二端2、第三端3及控制端C。开关SW,的第一端1耦接于电压控制延迟电路430的输出端、开关SW,的第二端2耦接于预定延迟电路440的输入端13、开关SW,的第三端3耦接于可调延迟电路460的输入端I,、开关SW,的控制端C用来接收评估/锁相信号Sx。当评估/锁相信号Sx为高电位时，开关SW,的第一端1耦接于开关SW,的第二端2;当评估/锁相信号Sx为低电位时，开关SW,的第一端1耦接于开关SW,的第三端3。另外，于本发明中，假设评估/锁相信号Sx在高电位时，表示延迟锁相回路电路400处于评估状态；评估/锁相信号Sx在低电位时，表示延迟锁相回路电路400处于锁相状态。
请继续参考图4。开关SW2包含第一端1、第二端2、第三端3及控制端C。开关SW2的第一端1耦接于占空比调整电路450的输入端、开关SW2的第二端2耦接于预定延迟电路440的输出端03、开关SW2的第三端3耦接于可调延迟电路460的输出端O,、开关SW2的控制端C用来接收评估/锁相信号Sx。当评估/锁相信号Sx为高电位时，开关SW2的第一端1耦接于开关SW2的第二端2;当评估/锁相信号Sx为低电位时，开关SW2的第一端1耦接于开关SW,的第三端3。
请继续参考图4。开关SW3包含第一端1、第二端2、第三端3及控制端C。开关SW3的第一端1耦接于占空比调整电路450的输出端、开关SW3的第二端2耦接于可调延迟电路460的输入端I,、开关SW3的第三端3耦接于预定延迟电路440的输入端13、开关SW3的控制端C用来接收评估/锁相信号Sx。当评估/锁相信号Sx为高电位时，开关SW3的第一端1耦接于开关SW3的第二端2;当评估/锁相信号Sx为低电位时，开关SW3的第一端1耦接于开关SWs的第三端3。
请继续参考图4。预定延迟电路440包含一输入端13及一输出端03。预定延迟电路440将输入端13所接收的信号延迟一预定时间长度Dp(未图示)后于其输出端03输出。
请继续参考图4。可调延迟电路460包含输入端I,、 12及输出端0,、 08。可调延迟电路460的输入端12用来接收参考信号CLKref。可调延迟电路460的输出端08用来输出评估/锁相信号Sx。可调延迟电路460在评估状态(当评估/锁相信号Sx为高电位)时，根据输入端I,与l2所接收的信号，设定延迟预定时间长度DA的延迟时间大小；而可调延迟电路460在锁相状态(当评估/锁相信号Sx为低电位)时，根据现有所设定延迟预定时间长度DA的大小，来输出一预定时间长度Da的信号。请继续参考图4。占空比调整电路450的输入端耦接于开关SW2的第一端1、输出端用来输出周期信号CLKouT。占空比调整电路450用来调整所接收信号的占空比，使输出的周期信号的占空比为50%/50%。如此一来，经占空比调整电路450所输出的周期信号的上升沿与下降沿皆可提供给外部电路使用。
请继续参考图4。分频器470的一输入端耦接预定延迟电路440的输出端03，用来将所接收的信号分频以成为反馈周期信号CLKFB、另一输入端用来接收参考周期信号CLKref、其一输出端耦接于相位/频率检测器410，用来输出分频后的参考周期信号、其另一输出端耦接于相位/频率检测器410，用来输出分频后的反馈周期信号CLKFB。分频器470用来将所接收的周期信号分频，如除1、除2、除3。周期信号经分频器470分频后，再传送相位/频率检测器410。于本发明的说明中，将分频器470的除数设为"1"以方便说明。
请参考图5。图5为说明本发明的延迟锁相回路电路400于评估状态(evaluationperiod)时的示意图。假设于评估状态时，评估/锁相信号为一高电位(逻辑"1")，则开关SW广SW3的第一端1皆耦接于其对应的第二端2，因此便可形成如图5所示的耦接关系。于图5中，起始电压充电电路423在评估状态(当评估/锁相信号Sx为高电位)时，会产生一起始电压V^并提供给电压控制延迟电路430以作为控制电压Vx，因此此时的控制电压Vx便会维持在起始电压V,而为一定值。如图所示，参考周期信号CLKREF经电压控制延迟电路430延迟，再输入预定延迟电路440;经预定延迟电路440所延迟时间Dp的信号再输入至占空比调整电路450;经占空比调整电路450调整占空比的周期信号CLKouT再输入至可调延迟电路460。
请参考图6。图6为说明本发明的可调延迟电路460于评估状态时的示意图。可调延迟电路460包含选择电路461、延迟时间控制器462、多路复用器463以及多个延迟单元(设为M个)DU广DUM。
请继续参考图6。延迟单元DU,、 DU2、 DU3…DUM皆包含一输入端及输入端，并将输入端所接收的信号延迟固定的时间长度DT后再分别输出为延迟周期信号CLKIp CLKI2、 CLKI3...CLKIM。延迟单元DU广DUm为串接的延迟单元，换句话说，延迟单元DU2的输入端耦接于延迟单元DU,的输出端，用来接收延迟周期信号CLKI,、延迟单元DU3的输入端耦接于延迟单元DU2的输出端，用来接收延迟周期信号CLKl2、延迟单元DU4的输入端耦接于延迟单元DU3的输出端，用来接收延迟周期信号CLKl3…依此类推，延迟单元DUM的输入端耦接于延迟单元DU(m.d的输出端，用来接收延迟周期信号CLKI(m.d。延迟单元DU,的输入端耦接于可调延迟电路460的输入端Ip用来接收周期信号CLKqut。
请继续参考图6。选择电路461包含二输入端及一输出端，其一输入端耦接于可调延迟电路460的输入端12，用来接收参考周期信号CLKref、其另一输入端耦接于延迟单元DU,的输出端，用来接收延迟周期信号CLKIn选择电路461的输出端用来输出经过选择后的选择周期信号CLKs。当该选择电路检测参考周期信号clkref为低电位且延迟周期信号CLKI,输出一第一个上升沿(rising edge)后，选择电路461才将参考周期信号CLKref瑜出以作为选择周期信号clks。
请继续参考图6。延迟时间控制器462包含一第一输入端14、多个(设为M个)第二输入端15|、 I52、 I53...I5M、 一输出端04及一输出端06。延迟时间控制器462的第一输入端14耦接于选择电路461的输出端，用来接收选择周期信号CLKs。延迟时间控制器462的一输出端06耦接于可调延迟电路460的输出端08，用来输出评估/锁相信号Sx。延迟时间控制器462的M个第二输入端l5, IsM分别耦接于延迟单元DU广DUm的输出端，以分别接收延迟周期信号CLKI, CLKIm。延迟时间控制器462便根据所接收的选择周期信号CLKs与延迟周期信号CLKI广CLKlM，产生一控制信号Sc并传送至多路复用器463的控制端C4以控制多路复用器463的耦接关系。于评估状态(当评估/锁相信号Sx为高电位)时，延迟时间控制器462根据所接收的选择周期信号CLKS与延迟周
期信号clkih:lkIm，调整控制信号Sc的值；于锁相状态(当评估/锁相信号
Sx为低电位)时，延迟时间控制器462便输出现有调整好的控制信号Sc的值至多路复用器463的控制端C4。另外，延迟时间控制器462根据延迟单元DUM，
来设定评估/锁相信号Sx的电位，并于其输出端06输出。更明确地说，当延迟单元DUM尚未输出延迟周期信号CLKIm时，延迟时间控制器462将评估/锁相信号Sx设定为高电位；当延迟单元DUM输出延迟周期信号CLKlM后，延迟时间控制器462将评估/锁相信号Sx设定为低电位。
请继续参考图6。多路复用器463包含多个(设为M个)输入端Iw、 162、I63...I6M、控制端c4、启动端EN及输出端05。多路复用器463的输入端161、162、 163...16m分别耦接于延迟单元DU, dum的输出端，以分别接收延迟周期信
号CLKI广CLKIm;多路复用器463的控制端C4耦接于延迟时间控制器462的输出端04，以接收控制信号Sc;多路复用器463的启动端EN用来接收评估/锁相信号Sx;多路复用器463的输出端05耦接于可调延迟电路460的输出端0,以将所接收的延迟周期信号中之一传送至可调延迟电路460的输出端Op并作为反馈周期信号CLKFB。多路复用器463根据控制信号Sc，将多路复用器463的输出端05耦接于多路复用器463的M个输入端Iw、 162、 163...1固之一。于评估状态(当评估/锁相信号Sx为高电位)时，多路复用器463处于非启动的状态，意即多路复用器463的输出端05并不会输出任何信号；于锁相状态(当评估/锁相信号Sx为低电位)时，多路复用器463处于启动的状态，而将根据控制信号Sc所耦接的多路复用器的输入端M个输入端l6,、 I62、 I63...I6M之一经多路复用器463的输出端05输出以作为反馈周期信号clkfb。
请参考图7。图7为说明参考周期信号CLKref、延迟周期信号CLKI, CLKlM与选择周期信号CLKs的时序图。如图所示，每个延迟周期信号皆与前一个延迟周期信号相差时间dt，而选择周期信号CLKs在延迟周期信号CLKI,的第一个上升沿之后且参考周期信号CLK^f为低电位时才开始产生。而延迟时间控制器462便根据选择周期信号CLKs与延迟周期信号CLKI广CLKlM的关系，传送控制信号Sc。如图所示，选择周期信号CLKs的第一个上升沿落在延迟周期信号CLKIw与CLKI(w+,)的第一个上升沿之间，则延迟时间控制器462便会传送控制信号Sc至多路复用器463以将多路复用器463的输入端16(n.d耦接至多路复用器463的输出端05，以输出延迟周期信号CLKI(^)来作为反馈周期信号CLKfb，如此便可降低本发明的延迟锁相回路电路400锁相错误的情况。另外，可调延迟电路460所输出的反馈信号clkfb所延迟的时间da便为(n-1)dt。
请参考图8。图8为说明本发明的延迟锁相回路电路400于锁相状态(lockingperiod)时的示意图。假设于锁相状态时，评估/锁相信号为一低电位(逻辑"0")，则开关SW, SWs的第一端1皆耦接于其对应的第三端3，因此便可形成如图8所示的耦接关系。如图所示，参考周期信号CLK^经电压控制延迟电路430延迟，再输入可调延迟电路460;经可调延迟电路460所延迟时间(N-1)dt后，再输入至占空比调整电路45(h经占空比调整电路450调整占空比的周期信号CLKouT再输入至预定延迟电路440;预定延迟电路440再将所接收的周期信号CLKouT延迟时间DP，再经分频器470反馈至相位/频率检测器410以作为反馈信号CLKFB。
本发明的延迟锁相回路电路400于评估状态时，根据经电压控制延迟电路430、预定延迟电路440、占空比调整电路450后所输出的周期信号CLKouT与原始参考周期信号CLKREF之间相位的差异，决定可调延迟电路460中所需延迟单元DU的个数(意即延迟时间DA的大小)。然后在锁相状态时，利用现有所决定延迟单元的个数DU所造成的延迟时间DA,来进行对参考周期信号CLKreF的延迟锁相。如此一来便可避免电压控制延迟电路430使用到如图3中C段范围的电压而造成延迟时间不稳定的状况。换句话说，若延迟锁相回路电路400整体所需的延迟时间为DY，则延迟时间为DY便会等于延迟时间Dx加上延迟时间(N-2)DT。而延迟时间(N-2)DT的加入，便可使得电压控制延迟电路430所需的延迟时间Dx降低而不会使用到图3的C段的范围，进而能提升延迟时间的稳定度，而因此延迟时间的范围亦能更长，使得使用者可将本发明的延迟锁相回路电路应用在更宽的频率范围。
综上述，本发明所提供的延迟锁相回路电路，具有较宽频率的锁频范围，以及避免锁相错误的情形发生，因此可提供给使用者更大的便利性。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种具宽频率锁频范围与避免锁相错误功能的延迟锁相回路电路，用来根据一参考周期信号产生一延迟锁相周期信号，其特征在于，该延迟锁相回路电路包含一相位/频率检测器，包含一第一输入端，用来接收该参考周期信号；一第二输入端；一第一输出端，该相位/频率检测器根据该相位/频率检测器的该第一输入端与该第二输入端上的信号，经该相位/频率检测器的该第一输出端，输出一第一控制信号；及一第二输出端，该相位/频率检测器根据该相位/频率检测器的该第一输入端与该第二输入端上的信号，经该相位/频率检测器的该第二输出端，输出一第二控制信号；一电压控制器，耦接于该相位/频率检测器的所述输出端，该电压控制器根据该第一控制信号或该第二控制信号输出一对应大小的电压；一电压控制延迟电路，包含一输入端，用来接收该参考周期信号；一控制端，耦接于该电压控制器的输出端；及一输出端，该电压控制延迟电路根据该电压控制器输出的电压的大小，延迟所接收的该参考周期信号；一预定延迟电路，用来将所接收的信号延迟一第一预定时间长度，该预定延迟电路的一输出端耦接于该相位/频率检测器的该第二输入端；一可调延迟电路，用来调整该可调延迟电路所延迟的时间长度；一第一开关，包含一第一端，耦接于该电压控制延迟电路的该输出端；一第二端，耦接于该预定延迟电路的一输入端；一第三端，耦接于该可调延迟电路的一输入端；及一控制端，用来根据其所接收的信号，将该第一开关的第一端耦接至该第一开关的第二端或第三端；一第二开关，包含一第一端，用来输出该延迟锁相周期信号；一第二端，耦接于该预定延迟电路的该输出端；一第三端，耦接于该可调延迟电路的一输出端；及一控制端，用来根据其所接收的信号，将该第二开关的第一端耦接至该第二开关的第二端或第三端；及一第三开关，包含一第一端，耦接于该第二开关的该第一端；一第二端，耦接于该可调延迟电路的该输入端；一第三端，耦接于该预定延迟电路的该输入端；及一控制端，用来根据其所接收的信号将该第三开关的第一端耦接至该第三开关的第二端或第三端。
2. 根据权利要求1所述的延迟锁相回路电路，其特征在于，该第一开关的 该控制端、该第二开关的该控制端、该第三开关的该控制端皆接收一评估/锁 相信号。
3. 根据权利要求2所述的延迟锁相回路电路，其特征在于，当该评估/锁 相信号为一第一预定电位时，该第一开关的该第一端耦接于该第一开关的该第 二端、该第二开关的该第一端耦接于该第二开关的该第二端、该第三开关的该 第一端耦接于该第三开关的该第二端。
4. 根据权利要求3所述的延迟锁相回路电路，其特征在于，当该评估/锁 相控制信号为一第二预定电位时，该第一开关的该第一端耦接于该第一开关的 该第三端、该第二开关的该第一端耦接于该第二开关的该第三端、该第三开关 的该第一端耦接于该第三开关的该第三端。
5. 根据权利要求4所述的延迟锁相回路电路，其特征在于，该可调延迟电路包含M个串接的延迟单元，其中第P个延迟单元的输入端耦接于第P-l个延迟 单元的输出端并将所接收的信号延迟一第二预定时间长度，第一个延迟单元的输入端耦接于该第一开关的该第三端； 一延迟时间控制器，包含一第一输入端，耦接于该相位/频率检测器的该第一输入端，用来接收该参考周期信号；M个第二输入端，分别耦接于对应的延迟单元的输出端；一第一输出端，当该延迟时间控制器的该第M个第二输入端未接收到所延迟的信号时，该延迟时间控制器于该第一输出端输出该第一预定电位的该评估/锁相信号，当该延迟时间控制器的该第M个第二输入端接收到所延迟的信号时，该延迟时间控制器于该第一输出端输出该第二预定电位的该评估/锁相信号；一第二输出端，该延迟时间控制器根据该评估/锁相信号、该参考周 期信号及该延迟时间控制器的该M个第二输入端所接收的信号，经该延迟时 间控制器的该输出端输出一延迟控制信号； 一多路复用器，包含一控制端，耦接于该延迟时间控制器的该第一输出端，用来接收该延 迟控制信号；一启动端，耦接于该延迟时间控制器的该第二输出端，用来接收该评 估/锁相信号；M个输入端，分别耦接于对应的延迟单元的输出端；及 一输出端，该多路复用器根据该延迟控制信号、该评估锁相信号，将 该多路复用器的该输出端耦接于该多路复用器的该M个输入端之一并输出； 其中M为正整数。
6. 根据权利要求5所述的延迟锁相回路电路，其特征在于，当该评估/锁 相信号为该第二预定电位时，该延迟时间控制器根据该参考周期信号及该延迟 时间控制器的该M个第二输入端所接收的信号，调整该延迟控制信号。
7. 根据权利要求5所述的延迟锁相回路电路，其特征在于，若该评估/锁 相信号为该第一预定电位时，该延迟时间控制器不调整该延迟控制信号。
8. 根据权利要求7所述的延迟锁相回路电路，其特征在于，若该评估/锁 相信号为该第一预定电位时，该多路复用器根据该延迟控制信号于该多路复用 器的该输出端输出该多路复用器的该M个输入端之一所接收的信号。
9. 根据权利要求5所述的延迟锁相回路电路，其特征在于，该可调延迟电 路另包含一选择电路，该选择电路耦接于该延迟时间控制器的该第一输入端及 该第一个延迟单元的输出端，当该选择电路检测该参考周期信号为低电位且该第一个延迟单元的输出端输出一上升沿后，才将该参考周期信号输入至该延迟 时间控制器的该第一输入端。
10. 根据权利要求7所述的延迟锁相回路电路，其特征在于，当该延迟 时间控制器的该第一输入端所接收的该参考周期信号的上升沿位于该延迟时 间控制器的该第N个第二输入端与第N+l个第二输入端所接收的信号的上升 沿之间时，该延迟时间控制器输出该延迟时间控制信号至该多路复用器以使该 多路复用器将其输出端耦接至其第N-1输入端，其中1SNSM且N为正整数。
11. 根据权利要求4所述的延迟锁相回路电路，其特征在于，该第一预 定电位为一高电位；该第二预定电位为一低电位。
12. 根据权利要求1所述的延迟锁相回路电路，其特征在于，另包含一 起始电压充电电路，耦接于该电压控制器的输出端，在当该评估/锁相信号为 该第二预定电位时，提供该电压控制器一起始电压。
13. 根据权利要求1所述的延迟锁相回路电路，其特征在于，该电压控 制器包含一电流控制器，其输入端耦接于该相位/频率检测器的该输出端，其输出 端耦接于该电压控制周期产生器的输入端，用以根据该第一控制信号或该第二 控制信号，于该电流控制器的输出端输出一预定大小的电流；及一充电电路，耦接于该电流控制器的输出端，包含一第一电容，耦接于该电流控制器的输出端与一地端之间。
14. 根据权利要求1所述的延迟锁相回路电路，其特征在于，另包含一 占空比调整电路，耦接于该第二开关的该第一端。
15. 根据权利要求l所述的延迟锁相回路电路，其特征在于，另包含一 分频器，该分频器包含一第一输入端，用来接收该参考周期信号； 一第二输入端，耦接于该预定延迟电路的该输出端；一第一输出端，耦接于该相位/频率检测器的该第一输入端，用来输出该 分频器的该第一输入端上的信号经第一除数分频后的信号；及一第二输出端，耦接于该相位/频率检测器的该第二输入端，用来输出该 分频器的该第二输入端上的信号经第二除数分频后的信号。
全文摘要
本发明公开一种延迟锁相回路电路，在评估状态时，利用数字的方式，调整具有固定延迟时间的延迟单元的数目，配合模拟方式的电压控制延迟电路，评估出一参考周期信号大约所需的延迟时间。而在锁相状态时，利用在评估状态时所设定延迟单元数目产生的延迟时间，再配合电压控制延迟电路，完成对该参考周期信号锁相的目的。如此便能提高电压控制延迟电路的延迟时间的稳定性。
文档编号H03L7/081GK101626237SQ20091015900
公开日2010年1月13日 申请日期2009年7月29日 优先权日2009年7月29日
发明者黄贤生 申请人:钰创科技股份有限公司