集成电路及其电源管理方法

专利名称：集成电路及其电源管理方法
技术领域：
本发明大体涉及集成电路，特别涉及在集成电路中提供负电压的系统和 方法。
背景技术：
集成电路的一个设计目的是减少功耗。具有电池的装置，例如手机和笔 记本电脑，特别需要减少集成电路中的功耗以延长电池的寿命。此外，功耗 的减少防止了集成电路过热，并且降低了集成电路的热量消耗，在某些情况 下，这可以消除或简化冷却集成电路所需的散热片和/或风扇。而且，集成电 路功耗的减少也减少了包含集成电路的装置的AC功耗。
对于集成电路而言，具有挑战性的设计目标是提高性能。提高性能的一 种方式是通过增加电路的最大工作频率。为了增加电路的最大工作频率，或 在更小的区域中集成更多的功能，集成电路制造技术縮小了集成电路上单个元件(例如晶体管)的器件尺寸。
但是，由于元件的器件尺寸范围为250纳米到130纳米或以下，因此， 器件在待机模式下的电流消耗(又称为静态漏电)成为集成电路功率预算中 不断增长的一大部分。例如，仿真示出，对于使用130纳米器件构建的消耗 50瓦特的集成电路，超过20%的功耗是由于静态漏电造成的。对于更小的器 件，仿真示出使用50纳米特征尺寸的集成电路的静态漏电包含了总功率预 算的大约50%。
降低静态漏电的一种解决方案包括使用一个或多个连接至集成电路的 逻辑门的睡眠晶体管。向睡眠晶体管提供控制信号可以减少逻辑门的静态漏 电。

发明内容
一种集成电路，包括a)两个供电端，配置为向所述集成电路供电， 所述供电端包括正供电端和接地端，其中，所述正供电端的电压(VDD)和 所述接地端的电压(VSS)共同限定了逻辑电平的范围；b)逻辑部件，所述 逻辑部件为选自逻辑门和存储单元中的一个，所述逻辑部件包括睡眠晶体 管，所述睡眠晶体管与所述供电端之一相串联；c)电压发生器，配置为选 择性地产生所述逻辑电平的范围以外的电压；d)电路，配置为在省电模式 期间，将所述逻辑电平的范围以外的电压提供给所述睡眠晶体管；以及e) 电压调节器，配置为在省电模式期间，控制所述电压发生器以充分减小通过 所述睡眠晶体管的漏电流，所述电压调节器包括模拟睡眠晶体管。
一种集成电路，包括a)两个供电端，配置为向所述集成电路供电， 所述供电端包括正供电端和接地端，所述正供电端的电压为电压(VDD)， 所述接地端的电压为电压(VSS) ; b)逻辑部件，所述逻辑部件为选自逻辑 门和存储单元中的一个，所述逻辑部件包括睡眠晶体管，所述睡眠晶体管与 所述供电端之一相串联；c)电荷泵，配置为选择性地产生负电压；d)电路， 配置为在省电模式期间将所述负电压提供给所述睡眠晶体管；以及e)电压 调节器，配置为在省电模式期间，控制所述电荷泵以充分减小通过所述睡眠 晶体管的漏电流，所述电压调节器包括模拟睡眠晶体管。
一种运行在集成电路中的电源管理方法，所述集成电路具有逻辑部件和两个供电端，所述两个供电端包含正供电端和接地端，至少一个所述逻辑部 件包括睡眠晶体管，所述睡眠晶体管与所述两个供电端之一相串联，所述正
供电端的电压(VDD)和所述接地端(VSS)的电压限定了逻辑电平的范围， 所述方法包括以下步骤i)选择性地产生所述逻辑电平范围以外的电压； ii)在省电模式期间，将所述逻辑电平范围以外的电压提供给所述睡眠晶体 管；以及iii)在所述省电模式期间，调节所述逻辑电平范围以外的电压以充 分地减小通过所述睡眠晶体管的漏电流。
一种用于减小逻辑门的静态漏电的电荷泵电路，包括两个电容器，每 一个电容器具有第一端和第二端，位于第一电路输入端的所述电容器之一的 所述第一端配置为接收交变信号，位于第二电路输入端的所述电容器的另一 个的所述第一端配置为接收所述交变信号的互补信号；第一PMOS开关和第 二PMOS开关，所述每个开关的栅极电连接至所述两个电容器的另一个不同 的第二端；泵电容器，具有第一端和第二端，所述泵电容器的第一端电连接 至每一个所述开关的源极；反相器，具有输入端和输出端，所述反相器的输
出端电连接至所述泵电容器的第二端，所述反相器的输入端配置为接收所述 交变信号；负旁栅，至少具有两个端，所述负旁栅的第一端电连接至所述电 容器的另一个的第二端，所述负旁栅的第二端电连接至虚地；以及正旁栅， 至少具有两个端，所述正旁栅的第一端电连接至所述电容器之一的所述第二 端，所述正旁栅的第二端电连接至所述虚地；所述第二开关的漏极位于负输 出端；所述负输出端配置为将负电压提供给睡眠晶体管以控制所述逻辑门的 静态漏电。
本发明的一个优点是由于自适应漏电控制器确定是否调节负电压，因 此随着集成电路的工作温度的变化，或随着电压的波动或制造的变化，而最 小化静态漏电。不是调节固定的负电压，而是调节提供给睡眠晶体管的负电 压以最小化静态漏电。另一优点是可以在集成电路中使用单阈值晶体管电 路，降低了集成电路制造工艺的复杂程度。再一优点是可以在集成电路内产 生负电压，避免了产生负电压的元件位于集成电路的外部。


图1为根据本发明的一个实施例，实施用于最小化静态漏电的系统的集
8成电路的方框图2为根据本发明的一个实施例，用于最小化图1中的逻辑门的静态漏 电的睡眠晶体管的示意图3为根据本发明的一个实施例，在睡眠晶体管的栅极的负电压范围内， 图2中的逻辑门的静态漏电的曲线示意图4为根据本发明的一个实施例，用于通过将负电压提供给图2中的睡 眠晶体管来最小化逻辑门的静态漏电的漏电管理系统的方框图5为根据本发明的一个实施例，最小化图2中的逻辑门的静态漏电的 方法的示意图6为根据本发明的一个实施例，图4中的自适应漏电控制器(ALC) 的示意图7为根据本发明的可选择实施例，图4中的ALC的示意图8为根据图7中的ALC的实施例，用于最小化图2中的逻辑门的静 态漏电的方法的示意图9为根据本发明的一个实施例，用于最小化逻辑门的静态漏电的图4 中的负电压调节器的示意图；以及
图10为根据本发明的一个实施例，用于最小化逻辑门的静态漏电的图4 中的电荷泵的示意图。
具体实施例方式
如示例性的附图(其中相同的附图标记表示图中相似或相应 元件)所 示，以下详细说明根据本发明的系统和方法的示例性实施例。然而，应当理 解的是，本发明可以以各种形式实施。例如，虽然此处说明的是将集成电路 的静态漏电最小化，但是本发明的方案也可以在不包含于集成电路中的电路 上实施。因此，在此公开的具体说明并非解释为限制性的，而是作为权利要 求的基础，并作为教导本领域技术人员将本发明实际应用于任何适当具体化 的系统、结构、方法、工艺或方式的代表性基础。
图1为根据本发明的一个实施例，实施用于最小化静态漏电的系统的集 成电路100的方框图。集成电路100为任意例如硅和/或相似制造材料的电子 器件。集成电路100的一个实例为系统芯片。集成电路100包括多个知识产权(IP)单元，这些知识产权单元为实现特定功能的电路块。应当理解，在
此所述的集成电路100的功能可以通过单个集成电路100实现，或者可以分 开在若干集成电路100中来实现。图1的示例性集成电路ioo包括中央处理 单元(CPU) 105， 一个或多个功率岛110， 一个或多个功率岛管理器120， 以及一个或多个漏电管理系统130。
虽然为求简便，图1中仅描述了一个功率岛110和一个功率岛管理器 120，但是集成电路100的其它实施例也可以包括任意数目个功率岛110、功 率岛管理器120和漏电管理系统130。在这些实施例中， 一些功率岛可以包 括与其它功率岛110不同的电路。在2004年5月7日提交的题为"Managing Power on Integrated Circuits Using Power Islands (利用功率岛管理集成电路功 率)"的共同未决美国专利申请No.10/840,893中进一步说明了功率岛110 和功率岛管理器120。
功率岛110为集成电路100的任意部分、描绘、划分或分割，其中在该 集成电路100内控制功耗。在一些实施例中，多个功率岛基于集成电路100 的位置因素进行描绘。在一些实施例中，功率岛IIO基于集成电路IOO的功 能性IP单元进行描绘。在一些实施例中，功率岛IIO包括子功率岛以在控制 集成电路100的功率时提供进一步特征。在一些实施例中，多个功率岛110 的每一个功率岛包括功率控制电路以控制功率岛110内的功率。
功率岛管理器120为确定其中一个功率岛110的目标功率大小、确定将 其中一个功率岛110所耗功率大小变为目标功率大小的动作以及执行将其中 一个功率岛110的所耗功率大小变为目标功率大小的动作的任意电路、装置、 或系统。因此基于需要以及集成电路100的运行，功率岛管理器120可以动 态地改变功率岛110的功耗。目标功率大小为功率岛110的期望的、计算的、 或规定的功耗。功率岛管理器120可以是一族或一组功率岛管理器120。
虽然为求简便，图1仅描述了与一个功率岛管理器120相连接的一个漏 电管理系统130，但是一些实施例包括多个漏电管理系统130。在某些包括 多个漏电管理系统130的实施例中，每一个漏电管理系统130连接至多个功 率岛管理器120中的一个。在一些实施例中，漏电管理系统130的功能是分 散的。在一些实施例中，单个漏电管理系统130连接至一个或多个功率岛管 理器120。应当理解，可以在没有功率岛110或功率岛管理器120的电路上应用本发明的原理。
功率岛110包括一个或多个逻辑门115。在没有功率岛110的实施例中， 逻辑门115可以包括集成电路100的任意逻辑门。示例性实施例的逻辑门115 包括任意的逻辑电路，例如反相器、与非门、或非门、异或门和同或门； 以及存储单元，例如触发器和锁存器。逻辑门115可以包括高阶布尔逻辑， 其包括单个逻辑门的组合。
如这里进一步说明的，结合睡眠晶体管(未示出)可以将逻辑门115的 功率降低至"睡眠模式"。为了将逻辑门115的静态漏电最小化，漏电管理 系统130产生要提供给睡眠晶体管的负电压150。将负电压150提供给连接 在逻辑门115与地之间的NMOS睡眠晶体管的栅极，可以降低逻辑门115 的静态漏电。漏电管理系统130接收负电压使能信号140，接着产生负电压 150，并将负电压150传输至功率岛110。除负电压使能信号140以外，负电 压使能信号140还可以包括其它信号。漏电管理系统130确定是否调节负电 压150。如这里进一步说明的，基于此确定结果，漏电管理系统130调节负 电压150。
调节提供给睡眠晶体管的负电压150来最小化逻辑门115的静态漏电。 例如，静态漏电是基于以下参数，例如工作温度、电压波动、以及制造变化 而变化的。因此，向睡眠晶体管提供固定的负电压不能很好地将逻辑门115 的静态漏电最小化。此外，"在芯片上"产生负电压150降低了将元件置于 集成电路IOO外部的需要。
减少逻辑门115的静态漏电的可选择的器件包括多阈值电压CMOS，与 低阈值逻辑门115串联的一个或多个高阈值晶体管插入多阈值电压CMOS。 将高阈值晶体管"关断"减少了逻辑门115的静态漏电。但是，高阈值晶体 管需要用于集成电路100的附加的制造工艺步骤，并且相较于标称阈值晶体 管，其降低了逻辑门115的速度。将负电压150提供给低阈值NMOS睡眠晶 体管，有利地消除了提供高阈值睡眠晶体管的需求，从而减少了制造集成电 路100所需的工艺步骤。
图2为根据本发明的一个实施例，用于将图1中的逻辑门115的静态漏 电最小化的睡眠晶体管210的示意图。在一些实施例中，睡眠晶体管210 包括与逻辑门(例如反相器)115级联的NMOS晶体管。逻辑门115的静态
ii电流(表示为Ig)通过睡眠晶体管
210。逻辑门115的静态漏电等于通过睡眠晶体管210的Id+Ig。可利用提供 给睡眠晶体管210的负电压(SLPB) 150，通过调节睡眠晶体管210的漏源 电流和漏栅电流来控制逻辑门115的静态漏电。
图3为根据本发明的一个实施例，在睡眠晶体管210栅极的负电压范围 内，图2中的逻辑门115的静态漏电的曲线示意图。当提供给睡眠晶体管210 栅极的负电压(SLPB) 150不断地负向增长时，睡眠晶体管210的漏源电流 Id减少。但是，当负电压150的大小增长到超过最小漏电点A，例如在点B 时，睡眠晶体管210的漏栅电流Ig超过漏源电流Id。结果，逻辑门115的静 态漏电增大。因此，将负电压150调节至接近V(A)(对应于漏源电流Id与 漏栅电流Ig基本上相等的最小漏电点A)，将逻辑门115中的静态漏电最小 化。
图4为根据本发明的一个实施例，用于通过将负电压提供给图2的睡 眠晶体管210来最小化逻辑门115的静态漏电的漏电管理系统130的方框图。 漏电管理系统130包括自适应漏电控制器(ALC)410、负电压调节器420、 以及电荷泵430。电荷泵430产生负电压150 (SLPB) 。 ALC 410确定是否 调节负电压150。 ALC410根据确定结果产生信号(表示为CTRL)。根据 CTRL信号，负电压调节器420调节负电压150。
如这里进一步描述的， 一个实施例的负电压调节器420向电荷泵430产 生使能(EN)信号，以使电荷泵增加负电压150的大小(也就是使负电压 150负向增长)。如果EN信号为低，则将从振荡器425到电荷泵430的交 变信号禁能，从而阻止电荷泵增加负电压150的大小。可选择地，如果EN 信号为高，则将来自振荡器425的交变信号使能，从而使电荷泵增加负电压 150的大小。由于负电压调节器420根据ALC 410确定是否调节负电压150 来触发(toggle) EN信号的通和断，因此漏电管理系统130将负电压150维 持在特定的负电压处，以最小化逻辑门115的静态漏电。
图5为根据本发明的一个实施例，最小化图2中的逻辑门115的静态漏 电的方法的示意图。在步骤500， CPU 105 (图1)进入睡眠模式。在步骤 510，电荷泵430 (图4)产生负电压150。在步骤515，电荷泵430将负电 压150提供给睡眠晶体管210 (图2)。在步骤520， ALC410 (图4)可以监测对应于逻辑门115静态漏电的睡眠晶体管210的一个或多个参数。如参 照图6-图8进一步说明的，ALC410可以直接监测睡眠晶体管210，或者可 以监测一个或多个模拟睡眠晶体管。
在步骤530， ALC 410确定是否调节负电压150来最小化静态漏电。如 果ALC410确定调节负电压150，则ALC 410向负电压调节器420 (图4) 产生CTRL信号。在步骤540，负电压调节器420基于CTRL信号来调节负 电压150。
在一个实施例中，负电压调节器420连续地调节负电压150。在另一实 施例中，负电压调节器420周期性地调节负电压150。
即使静态漏电由于受例如温度变化、电压波动、或制造工艺变化的影响 而变化，漏电管理系统130也可以调节负电压150以最小化逻辑门115的静 态漏电。漏电管理系统130最好能够全部集成在集成电路100上，避免位于 集成电路IOO外部的元件产生负电压150。此外，优选在包括单阈值晶体管 逻辑电路的集成电路100中使用漏电管理系统130，从而简化集成电路100 的制造。
图6-图10进一步示出图4中的漏电管理系统130的实施例的细节。
图6为根据本发明的一个实施例，图4中的自适应漏电控制器(ALC) 410的示意图。此实施例的ALC410包括第一模拟睡眠晶体管610、第二 模拟睡眠晶体管620、差分(运算)放大器630、偏置晶体管640以及电压 偏移晶体管650。应当理解，此实施例的ALC410包括模拟电路，以连续确 定是否调节图4中的负电压150。
还应当理解，虽然图6将偏置晶体管640描绘为这样的PMOS晶体管 栅极连接至漏极，以提供加在偏置晶体管640上的阻性压降，但是偏置晶体 管640可以包括电阻。在具有PMOS偏置晶体管640的示例性实施例中，若 干偏置晶体管640之间的匹配确保偏置晶体管640的运行基本上相同。示例 性实施例的电压偏移晶体管650类似地包括这样的PMOS晶体管栅极连接 至漏极，以提供加在电压偏移晶体管650上的阻性压降。可选择地，电压偏 移晶体管650可以包括电阻。
在图6中，负电压150 (SLPB)提供给第一模拟睡眠晶体管610的栅极。 负电压150相应地产生通过第一模拟睡眠晶体管610的第一电流。第一电流可以包括漏栅电流和域漏源电流。通过第一模拟睡眠晶体管610的第一电流 与逻辑门115的静态漏电成比例。第一电流在第一模拟睡眠晶体管610的漏 极处产生加在偏置晶体管(电阻器)640上的第一压降。在差分放大器630 的反相输入端感测到第一压降。
对于第二模拟睡眠晶体管620，电压偏移晶体管650的电阻使负电压150 (SLPB)的大小减小一个电压偏移量。第二模拟睡眠晶体管620的栅极接收 负电压150加上电压偏移量。负电压150加上电压偏移量产生通过第二模拟 睡眠晶体管620的第二电流。第二电流可以包括漏栅电流和/或漏源电流。第 二电流在第二模拟睡眠晶体管620的漏极处产生加在偏置晶体管(电阻器) 640上的第二压降。在差分放大器630的非反相输入端感测到第二压降。
在运行中，由于电压偏移晶体管650，第二模拟睡眠晶体管620的栅极 以相比于第一模拟睡眠晶体管610的栅极有一个微小的电压偏移量而运行。 参照图3，电压偏移可以由点A与B之间的电压偏移量，或V(B)-V(A)来 表示。作为电压偏移的结果，通过调节负电压150可以监测最小漏电点A， 从而使I(B)基本上等于I(A)。应当理解，电压偏移晶体管650的运行参数影 响电压偏移的大小。运行参数可以基于例如这样的考虑例如负电压150上 的噪声。
在对应于图3的工作原理中，如果负电压150的大小在第一睡眠晶体管 610中产生相应于点B的第一电流I(B)，并且负电压150加上电压偏移量在 第二睡眠晶体管620中产生相应于点A的第二电流I(A)，则差分放大器630 产生CTRL信号，从而使负电压150的大小调节到I(A)基本上与I(B)相等为 止。可选择地，如果负电压150使得第一模拟睡眠晶体管610和第二模拟睡 眠晶体管620产生基本上相等的电流，从而I(A)-I(B)，则差分放大器630维 持CTRL信号的当前值。所得到的工作点的负电压为从理想工作点偏移这样 一个值这个值等于由通过电压偏移晶体管650的电流所产生的电压偏移的 一半。如果栅极漏电可以忽略，则与图3的栅极电压曲线相比，漏电没有变 化。在此情况下，CTRL信号降至其最小值，使电荷泵430 (图4)'工作在最 大负电压。
结合图9的负电压调节器420，通过将负电压150连续控制在接近图3 的最小漏电点A处，此实施例的ALC 410有利地将逻辑门115的静态漏电最小化。
图7为根据本发明的可选择实施例，图4的ALC 410的示意图。此实 施例的ALC410包括充电晶体管710、电容器715、模拟睡眠晶体管720、 比较器730、计数器740、以及寄存器750。通过控制器(未示出)切换充电 晶体管710，以将电容器715充电至正供电电压(即VDD)。控制器也可以 切换充电晶体管710，从而使电容器715 —旦充电即可通过模拟睡眠晶体管 720进行放电。比较器730、计数器740、以及寄存器750包括控制电路，以 测量将电容器715放电至预设值VREF所需的时间。如参照图8所说明的， 连接至寄存器750的状态逻辑机(state logic machine)(未示出)可以对存 储在寄存器750中的值进行比较。
在ALC 410的这个实施例中，利用对应于静态漏电最小值的电容器715 的最大放电时间，来向负电压调节器420 (图4)产生CTRL信号的数字值。 如果ALC410确定调节负电压150，则ALC 410周期性地更新CTRL信号。 参照图8说明此实施例的ALC 410的工作。
图8为根据图7中的ALC 410的实施例，用于最小化图2中的逻辑门 115的静态漏电的方法的示意图。总的看来，该方法包括将电容器715充 电至正供电电压VDD;经由模拟睡眠晶体管720，以与逻辑门115的静态漏 电成比例的速度将电容器放电；以及调节负电压150以最小化电容器715的 放电速度。对应于通过模拟睡眠晶体管720的最小电流(即最小静态漏电) 的负电压150将电容715的放电速度最小化，并且将电容器715的放电时间 最大化。
在步骤805，将CTRL信号初始化为其最小值。将CTRL信号设定为其 最小值，指示负电压调节器420使得睡眠信号SLPB 150的大小为其最小值。 在步骤810，控制器切换充电晶体管710从而将电容器715充电至VDD。在 步骤815，关断充电晶体管710从而使电容器715可以通过模拟睡眠晶体管 720放电。在步骤820，将基准电压VREF设定为一个小于VDD的恒定电压 (例如VDD/2)。在步骤825，比较器730在电容器715放电至VREF之后， 向计数器740产生输出。计数器740确定将电容器715放电至VREF所需的 时间。寄存器750存储计数器740的计数(即时间)。
在步骤827，将CTRL信号增加一位。在步骤830，控制器切换充电晶体管710从而将电容器715再次充电至VDD。在步骤840，关断充电晶体管 710。在步骤860，比较器730在电容器715放电至VREF之后，向计数器 740产生输出。计数器740确定在新的CTRL信号值和对应的SLPB信号值 下，将电容器715放电所需的时间。
在步骤870，状态逻辑机将经过步骤830-860，用于当前过程的寄存器 750的值(即对于新的CTRL信号值和对应的SLPB信号值，将电容器放电 所需的时间)与经过步骤830-860，用于先前过程的寄存器750的值进行比 较。如果用于当前过程的寄存器750的值相对于用于先前过程的寄存器750 的值并不减小，则新的CTRL信号值与通过模拟睡眠晶体管720的静态漏电 的较低值相对应。在此情况下，该方法返回到步骤827，以进一步增大CTRL 信号并测量将电容器715放电所需的时间。可选择地，在步骤870，如果对 应于通过模拟睡眠晶体管720的静态漏电的较高值，在当前过程中将电容器 715放电所需的时间减少了，则先前存储的寄存器750的值与通过模拟睡眠 晶体管720的静态漏电的最低值相对应。使用对应于最小静态漏电的CTRL 信号的值控制负电压调节器420，以产生用于负电压150的适当的设置。
图7-图8的数字ALC 410的实施例的一个优点为CTRL信号包括数字信 号。可以通过控制信号将数字CTRL信号发送至图1中的多个漏电管理器 130。例如，由于硅为良好的导热体，因此使用具有漏电管理器130和功率 岛管理器120的单个数字ALC410是有利的。此实施例的多个功率岛管理器 120中的每一个都包括负电压调节器420以及电荷泵430，因此可以根据需 要将漏电控制系统130的功能分散在集成电路100上。
图9为根据本发明的一个实施例，用于最小化逻辑门115的静态漏电的 图4中的负电压调节器420的示意图。负电压调节器420包括用于接收负 电压150的接口、第一分压器905、第二分压器915、以及比较器920。在一 个实施例中，第一分压器905包括一组主体(bulk)连接至源极的堆叠PMOS 晶体管(未示出)。应当理解，例如在第一分压器905中， 一组主体连接至 源极的三个等效堆叠PMOS晶体管提供三分压(divide-by-3)分压器。还应 当理解，第一分压器905可以包括任意比例的划分。第一分压器905提供关 于正电压源(例如VDD)的固定电压基准点(例如C点)。将此实施例的 固定电压基准点连接至比较器920的负端。
16类似地，在第二分压器915的固定电阻中， 一组主体连接至源极的三个 等效堆叠PMOS晶体管提供三分压分压器。应当理解，第二分压器915可以 包括任意比例的划分。将此实施例的第二分压器915连接至比较器920的正 端。
在结合由图6中的ALC410产生的模拟CTRL信号的实施例中，根据负 电压150以及接收到的由ALC 410产生的信号(CTRL)，第二分压器915 的可变电阻器910允许第二分压器915产生可变电压基准(例如点D)。可 变电阻器910可包括晶体管电路。根据CTRL信号，可变电阻器910在高阻 抗与低阻抗之间变化。
结合图7-图8中的数字ALC 410，第二分压器915的可变电阻器910包 括由数字CTRL信号控制的开关电阻网络。此实施例的可变电阻器910可包 括两个或更多个开关电阻。可变电阻器910还可包括主体连接至源极的两个 或更多个PMOS晶体管。
在工作中，负电压调节器420根据固定电压基准(C点)与可变电压基 准(D点)之间的比较结果调节负电压150。比较器920可以产生使能(EN) 信号来使能电荷泵430 (图4)，以增加负电压150的大小。如果EN信号为 低，则将从振荡器425 (图4)到电荷泵430的交变信号禁能，阻止电荷泵 430增加负电压150的大小。如果EN信号为高，则将来自振荡器425的交 变信号使能，从而使电荷泵430增加负电压150的大小。因此，根据来自 ALC 410的CTRL信号，比较器920控制电荷泵430，以增加负电压的大小 或使其降低。
图10为根据本发明的一个实施例，用于最小化静态漏电的图4中的电 荷泵430的示意图。电荷泵430包括接口，接收正电压(例如VDD); 泵电容器1010;正交叉耦合旁栅(pass gate) 1020以及负交叉耦合旁栅1030。 泵电容1010在泵电容1010的第一端与正电压VDD连接。
此实施例的正交叉耦合旁栅1020与来自振荡器425 (图4)的交变信号 电容性地耦合。正交叉耦合旁栅1020经由第一 PMOS开关1050将泵电容 1010的第二端与虚地1040连接，以基于交变信号对泵电容1010进行充电。 负交叉耦合旁栅1030与来自振荡器425的交变信号的互补信号电容性地耦 合。负交叉耦合旁栅1030通过将泵电容1010的第二端经由第二 PMOS开关1050连接至负输出端(例如负电压150)，基于交变信号的互补信号对泵电 容1010进行放电。负输出端向睡眠晶体管210提供负电压150，以控制图2 中的逻辑门115的静态漏电。
应当理解，交叉耦合旁栅1020和1030包括以欧姆接触而将PMOS晶体 管的阱连接在一起的PMOS晶体管。SLP信号的接口配置为将衬底在正基准 电压(例如VDD)与虚地1040之间切换。在退出睡眠模式时，通常激活SLP 信号以防止产生VDD的电源通过PMOS开关1050与地短接，并且保证阱区 中的任意PN结不会前向偏置。由于衬底的电压总是等于或大于PMOS晶体 管的源极和漏极的电压，因此没有电流从晶体管流向衬底。SLP信号还能够 禁用电荷泵430。
即使由于例如温度变化、电压波动、制造工艺的变化的影响而引起静态 漏电的变化，包括图4-图10中的自适应漏电控制器410、负电压调节器420、 以及电荷泵的漏电管理系统130也可以将逻辑门115的静态漏电最小化。漏 电管理系统130可以全部集成在集成电路100上，避免了元件位于集成电路 100的外部。此外，可以在包括单阈值晶体管逻辑电路的集成电路100中有 利地使用漏电管理系统130，从而简化集成电路100的制造。
以上说明为示例性而非限制性的。在审阅本公开内容之后，本发明的许 多变化对于本领域技术人员来说是显而易见的。因此，本发明的范围不是由 以上说明所确定，而是应当参照所附权利要求及其全部等同范围来确定。
权利要求
1.一种集成电路，包括a)两个供电端，配置为向所述集成电路供电，所述供电端包括正供电端和接地端，其中，所述正供电端的电压(VDD)和所述接地端的电压(VSS)共同限定了逻辑电平的范围；b)逻辑部件，所述逻辑部件为选自逻辑门和存储单元中的一个，所述逻辑部件包括睡眠晶体管，所述睡眠晶体管与所述供电端之一相串联；c)电压发生器，配置为选择性地产生所述逻辑电平的范围以外的电压；d)电路，配置为在省电模式期间，将所述逻辑电平的范围以外的电压提供给所述睡眠晶体管；以及e)电压调节器，配置为在省电模式期间，控制所述电压发生器以充分减小通过所述睡眠晶体管的漏电流，所述电压调节器包括模拟睡眠晶体管。
2. 根据权利要求1所述的集成电路，其中所述供电端之一为接地端，所 述逻辑电平的范围以外的电压是小于接地端的电压(VSS)的电压，所述睡 眠晶体管为n型沟道晶体管。
3. 根据权利要求2所述的集成电路，其中在除所述省电模式以外的另外 一种模式时，所述电路将正供电端的电压(VDD)提供给所述睡眠晶体管。
4. 根据权利要求2所述的集成电路，其中在除所述省电模式以外的另外 一种模式时，所述电路将大于正供电端的电压(VDD)的电压提供给所述睡 眠晶体管。
5. 根据权利要求1所述的集成电路，其中所述逻辑门为反相器。
6. 根据权利要求1所述的集成电路，其中所述存储单元为触发器。
7. 根据权利要求1所述的集成电路，其中所述电压发生器包括电荷泵电路。
8. 根据权利要求7所述的集成电路，其中当所述逻辑电平的范围以外 的所述电压大小不足以充分地减小通过所述睡眠晶体管的漏电时，所述电压 调节器使能所述电荷泵电路，当所述逻辑电平的范围以外的所述电压大小足 以充分地减小通过所述睡眠晶体管的漏电时，所述电压调节器禁能所述电荷 泵电路。
9. 根据权利要求1所述的集成电路，其中所述模拟睡眠晶体管配置为在所述逻辑电平的范围以外的所述电压处偏置，并且所述压调节器包括另一 个模拟睡眠晶体管，所述另一个模拟睡眠晶体管配置为在所述逻辑电平的范 围以外的所述电压处以电压偏移量偏置。
10. 根据权利要求9所述的集成电路，其中所述电压调节器将所述逻辑 电平的范围以外的所述电压调节到与所述模拟睡眠晶体管上的压降相等。
11. 根据权利要求1所述的集成电路，其中所述模拟睡眠晶体管配置为 在所述逻辑电平的范围以外的所述电压处偏置，并且所述电压调节器包括电 容器，所述电容器配置为通过所述模拟睡眠晶体管对所述供电端之一充电并 对所述供电端的另一个放电。
12. 根据权利要求11所述的集成电路，所述电压调节器将所述逻辑电 平的范围以外的电压调节到一个电平值，该所述电平值最大化通过所述模拟 睡眠晶体管对所述电容器放电所需的时间。
13. 根据权利要求1所述的集成电路，其中所述睡眠晶体管与所述逻辑 部件中的其它晶体管具有相似的阈值电压。
14. 根据权利要求13所述的集成电路，其中所述睡眠晶体管为低阈值 电压的晶体管。
15. —种集成电路，包括a) 两个供电端，配置为向所述集成电路供电，所述供电端包括正供电 端和接地端，所述正供电端的电压为电压(VDD)，所述接地端的电压为电 压(VSS);b) 逻辑部件，所述逻辑部件为选自逻辑门和存储单元中的一个，所述 逻辑部件包括睡眠晶体管，所述睡眠晶体管与所述供电端之一相串联；c) 电荷泵，配置为选择性地产生负电压；d) 电路，配置为在省电模式期间将所述负电压提供给所述睡眠晶体管;以及e) 电压调节器，配置为在省电模式期间，控制所述电荷泵以充分减小 通过所述睡眠晶体管的漏电流，所述电压调节器包括模拟睡眠晶体管。
16. 根据权利要求15所述的集成电路，其中当所述负电压大小不足以 充分减小通过所述睡眠晶体管的漏电时，所述电压调节器使能所述电荷泵电 路，当所述负电压大小足以充分地减小通过所述睡眠晶体管的漏电时，所述电压调节器禁能所述电荷泵电路。
17. 根据权利要求15所述的集成电路，其中所述睡眠晶体管与所述逻 辑部件中的其他晶体管具有相似的阈值电压。
18. —种运行在集成电路中的电源管理方法，所述集成电路具有逻辑部 件和两个供电端，所述两个供电端包含正供电端和接地端，至少一个所述逻 辑部件包括睡眠晶体管，所述睡眠晶体管与所述两个供电端之一相串联，所 述正供电端的电压(VDD)和所述接地端(VSS)的电压限定了逻辑电平的 范围，所述方法包括以下步骤i) 选择性地产生所述逻辑电平的范围以外的电压；ii) 在省电模式期间，将所述逻辑电平的范围以外的电压提供给所述睡 眠晶体管；以及iii) 在所述省电模式期间，调节所述逻辑电平的范围以外的电压以充分 地减小通过所述睡眠晶体管的漏电流。
19. 根据权利要求18所述的方法，其中所述逻辑电平的范围以外的电 压是小于所述接地端的电压(VSS)的电压。
20. 根据权利要求19所述的方法，还包括在除所述省电模式之外的另 外一种模式时，将所述正供电端的电压(VDD)提供给所述睡眠晶体管。
21. 根据权利要求18所述的方法，其中所述逻辑电平的范围以外的电 压是由电荷泵电路选择性产生的。
22. 根据权利要求21所述的方法，其中所述调节包括当所述逻辑电 平的范围以外的电压大小不足以充分减小通过所述睡眠晶体管的漏电时，使 能所述电荷泵电路，当所述逻辑电平的范围以外的电压大小足以充分减小通 过所述睡眠晶体管的漏电时，禁能所述电荷泵电路。
23. —种用于减小逻辑门的静态漏电的电荷泵电路，包括-两个电容器，每一个电容器具有第一端和第二端，位于第一电路输入端的所述电容器之一的所述第一端配置为接收交变信号，位于第二电路输入端 的所述电容器的另一个的所述第一端配置为接收所述交'变《言号的互补信号； 第一 PMOS幵关和第二 PMOS开关，所述每个开关的栅极电连接至所述两个电容器的另一个不同的第二端；泵电容器，具有第一端和第二端，所述泵电容器的第一端电连接至每一个所述开关的源极；反相器，具有输入端和输出端，所述反相器的输出端电连接至所述泵电 容器的第二端，所述反相器的输入端配置为接收所述交变信号；负旁栅，至少具有两个端，所述负旁栅的第一端电连接至所述电容器的 另一个的第二端，所述负旁栅的第二端电连接至虚地；以及 正旁栅，至少具有两个端，所述正旁栅的第一端电连接至所述电容器之 一的所述第二端，所述正旁栅的第二端电连接至所述虚地；所述第二开关的 漏极位于负输出端；所述负输出端配置为将负电压提供给睡眠晶体管以控制 所述逻辑门的静态漏电。
24. 根据权利要求23所述的电荷泵，其中所述正旁栅和所述负旁栅包 括PMOS晶体管。
25. 根据权利要求23所述的电荷泵，其中所述正旁栅和所述负旁栅为 交叉耦合旁栅。
26. 根据权利要求23所述的电荷泵，其中所述第一开关的漏极电连接 至接地端。
27. 根据权利要求23所述的电荷泵，还包括反相器，所述反相器耦合 至所述虚地，所述反相器配置为将正电压提供给所述虚地以禁止所述电荷 泵。
28. 根据权利要求23所述的电荷泵，其中所述虚地包括集成电路的衬底。
全文摘要
本发明提供一种集成电路及其电源管理方法，该集成电路包括两个供电端，配置为向集成电路供电，供电端包括正供电端和接地端，正供电端的电压(VDD)和接地端的电压(VSS)共同限定了逻辑电平的范围；逻辑部件，逻辑部件为选自逻辑门和存储单元中的一个，并且逻辑部件包括睡眠晶体管，睡眠晶体管与供电端之一相串联；电压发生器，配置为选择性地产生逻辑电平的范围以外的电压；电路，配置为在省电模式期间将逻辑电平范围以外的电压提供给睡眠晶体管；以及电压调节器，配置为在省电模式期间，控制电压发生器以充分减小通过睡眠晶体管的漏电流，电压调节器包括模拟睡眠晶体管。本发明能够最小化静态漏电，降低了集成电路制造工艺的复杂程度。
文档编号H03K19/00GK101662276SQ200910166638
公开日2010年3月3日 申请日期2005年7月5日 优先权日2004年7月9日
发明者兰迪·卡普兰, 史蒂文·施瓦克 申请人:莫赛德技术公司