半导体集成电路装置的制作方法

专利名称：半导体集成电路装置的制作方法
技术领域：
本发明涉及控制MIS(金属绝缘半导体)晶体管阈值电压的半导体集成电路装置， 特别涉及能控制以低电源电压操作的精细(fine detailed)MIS晶体管的衬底电压的半导 体集成电路装置。
背景技术：
近年来，降低电源电压的方法被公认为是用于使半导体集成电路功耗低的重要方 法。然而，通过降低电源电压，MIS晶体管或MOS(金属氧化物半导体)晶体管的阈值电压 的波动对半导体集成电路的操作速度有实质影响。 关于该问题，在现有技术中，已经开发了用于使阈值电压变化小的电路技术。例 如，如图12所示，使用漏电流检测电路，执行下述操作，其中，将由在亚阈值区中操作的两 个NchMOS晶体管Mln和M2n生成的稳定电位施加到NchMOS晶体管Mta的栅极，用于漏电流检 测用途以及将恒流源连接到晶体管Mta的漏极，以及衬底偏置电路。首先，当阈值电压低于 目标值时，漏电流增加到高于目标值，为此，所检测的漏电流变为大于设定值。因此，衬底偏 置电路操作，衬底偏置变为更深，以及使阈值电压校正到更高。相反地，当阈值电压高于目 标值时，漏电流下降到低于目标值，为此，所检测的漏电流变为小于设定值。因此，衬底偏置 电路使衬底偏置更浅，以及使阈值电压校正到更低(参见专利文献l :日本专利申请公开号 No. Hei9-130232)。 另外，如图13所示，在半导体衬底上提供集成电路体16B、监视多个NchM0S晶体管 的至少一个的漏电流的监视单元15B，以及控制半导体衬底的衬底电压BN的衬底电压调节 单元14B，如此，漏电流变为固定。NchMOS晶体管11B的漏极连接到恒流源12B，源极连接到 地电位L端，栅极设定为任意电压17B，以及比较器13B的参考输入INI的电压设定成电 源电压值。为比较器13B的测量端的主体的输入IN2连接到MOS晶体管11B的漏极(参见 专利文献2 :日本专利申请公开号No. 2004-165649)。 另外，在专利文献2中，如图14所示，在半导体衬底上提供集成电路体16A、监视多 个PchMOS晶体管的至少一个的漏电流的监视单元15A，以及控制半导体衬底的参考电压BP 的衬底电压调节单元14A。监视单元由恒流源12A组成，以及在与多个PchMOS晶体管相同 的衬底上形成的、用于监视用途的PchMOS晶体管IIA的漏极与集成电路体的多个PchMOS 晶体管或NchMOS晶体管的漏极连接到地电位Vss端的情况下，比较单元13A将用于监视用 途的PchMOS晶体管的源极电位与预先确定的参考电位进行比较。然后，将比较结果反馈到 用于监视用途的PchMOS晶体管的衬底电压。 另外，如图15所示，提供监视栅极和漏极连接到恒流源的NchMOS晶体管的漏电 位的监视单元和控制半导体衬底的衬底电压Vbn的衬底电压调节单元，如此，衬底电位变
4为恒定。然后，将NchMOS晶体管的漏极连接到比较器的一端，以及另一端连接到参考电位 Vgsn(恒定电位)。然后，将比较器的输出输入到衬底电压调节单元，以及由衬底电压调节单 元生成参考电压Vbn。例如参见(S咖ita， M. et al. ， "Mixed Body Bias Techniques With Fixed Vtand Ids Generation Circuits "， IEEE JOURNAL OF SOLID-STATE CIRCUITAS， VOL. 40， NO. 1， JANUARY 2005年1月)。 然而，相关技术的半导体集成电路装置具有下述三个问题。第一问题是在专利文 献1和专利文献2的方法中，由于这些均是是用于检测漏电流检测NchM0S晶体管的漏电位 的波动的方法，如果从初始电位到超出用于检测漏电位的波动的参考电位的电位没有漏电 位波动，不可能检测漏电流的变化。这还限制了漏电流的检测灵敏度和响应改进。
另外，在第二问题中，通过在专利文献2中公开的PchMOS晶体管衬底电压控制，在 将用于监视用途的PchMOSFET的漏极和集成电路体的多个PchMOSFETs或NchMOSFETs的漏 极连接到地电位Vss端存在限制。这导致诸如加于电路设计上的电路连接局限性的局限性 缺陷。 另外，在关于专利文献2和专利文献3的方法的第三问题中，因为使用采用比较器 或运算放大器的比较器，比较器的DC偏移误差变为阈值电压设定值误差。

发明内容
因此，本发明的目的是提供半导体集成电路装置，能提高漏电流检测电路的检测 灵敏度和改进响应。另外，本发明提供半导体集成电路装置，能抵消比较器的DC偏移误差 和能改进控制衬底电压的精度。 根据本发明的方面，一种半导体集成电路装置，包括在半导体衬底上具有多个 MIS晶体管的内部电路；衬底电压控制块，将衬底电压提供给所述内部电路以控制该内部 电路的MIS晶体管的阈值电压；以及漏电流检测电路，具有漏电流检测MIS晶体管和比较 器，对于该漏电流检测MIS晶体管而言，将任意的电位的电源电压提供给源极，漏极与栅极 连接并连接到恒流源，并由所述衬底电压控制块控制衬底电压，而所述比较器用于比较所 述漏电流检测MIS晶体管的漏极电位和预定参考电位，其中，所述衬底电压控制块基于所 述比较器的比较结果生成衬底电压，将所生成的衬底电压施加到所述漏电流检测MIS晶体 管的衬底和所述内部电路的MIS晶体管的衬底。所述衬底电压控制块包括开关，安置在所 述比较器的第一输入端和第二输入端以及所述漏电流检测MIS晶体管的漏极和参考电位 端间；以及输入数据校正单元，当所述内部电路不操作时，通过使用所述开关，在所述漏电 流检测MIS晶体管的漏极和参考电位端以及所述比较器的每一个输入端间进行切换，以执 行两次衬底电压调整，取各个衬底电压设定值的平均值，并且当所述内部电路正常操作时， 通过基于所述取了平均的衬底电压设定值生成衬底电压，校正所述比较器的DC偏移。
根据本发明的方面，一种半导体集成电路装置包括内部电路，具有在半导体衬底 上的多个MIS晶体管；衬底电压控制块，将衬底电压提供给内部电路，以及控制用于内部电 路的MIS晶体管的阈值电压；漏电流检测MIS晶体管，将任意电位的电源电压提供给漏极， 具有连接到恒流源的源极，以及将任意稳定电位施加到栅极，以这种方式，由衬底电压控制 块控制衬底电压；以及漏电流检测电路，由比较器构成，比较漏电流检测MIS晶体管的源极 电位与预定参考电位。其中，衬底电压控制块基于比较器的比较结果，生成衬底电压以及将所生成的衬底电压施加到漏电流检测MIS晶体管的衬底和内部电路的MIS晶体管的衬底。
根据本发明的方面，一种半导体集成电路装置包括具有在半导体衬底上的多个 MIS晶体管的内部电路；衬底电压控制块，将衬底电压提供给内部电路以及控制用于内部 电路的MIS晶体管的阈值电压；漏电源检测NchMIS晶体管，将高电位端电源电压V。D提供给 漏极，具有连接到恒流源的源极，以及将任意稳定电位施加到栅极，以这种方式，由衬底电 压控制块控制衬底电压；以及漏电流检测电路，由比较器构成，比较漏电流检测NchMIS晶 体管的源极电位和预定参考电位。衬底电压控制块基于比较器的比较结果，生成衬底电压， 以及将所生成的衬底电压施加到漏电流检测NchMIS晶体管的衬底和内部电路的NchMIS晶 体管的衬底。 根据本发明的方面，一种半导体集成电路装置包括具有在半导体衬底上的多个 MIS晶体管的内部电路；衬底电压控制块，将衬底电压提供给内部电路以及控制用于内部 电路的MIS晶体管的阈值电压；漏电源检测PchMIS晶体管，将低电位端电源电压Vss提供给 漏极，具有连接到恒流源的源极，以及将任意稳定电位施加到栅极，以这种方式，由衬底电 压控制块控制衬底电压；以及 漏电流检测电路，由比较器构成，比较漏电流检测PchMIS晶体管的源极电位和预 定参考电位。衬底电压控制块基于比较器的比较结果，生成衬底电压，以及将所生成的衬底 电压施加到漏电流检测PchMIS晶体管的衬底和内部电路的PchMIS晶体管的衬底，以及将 内部电路的多个PchMIS晶体管的源极到高电位端电源电压VDD。 根据本发明的方面，一种半导体集成电路装置包括具有在半导体衬底上的多个 MIS晶体管的内部电路；衬底电压控制块，将衬底电压提供给内部电路，以及控制用于内部 电路的MIS晶体管的阈值电压；漏电流检测NchMIS晶体管，低电位端电源电压Vss提供给 源极，以及栅极和漏极连接在一起并连接到恒流源，用这种方式，由衬底电压控制块控制衬 底电压；以及漏电流检测电路，由比较器构成，比较漏电流检测NchMIS晶体管的漏电位和 预定参考电位。其中，衬底电压控制块基于比较器的比较结果，生成衬底电压，以及将所生 成的衬底电压施加到漏电流检测NchMIS晶体管的衬底和内部电路的NchMIS晶体管的衬 底。衬底电压控制块包括开关，安置在比较器的第一和第二输入端以及漏电流检测NchMIS 晶体管的漏极和参考电位端间，以及输入数据校正单元，当内部电路不操作时，通过使用开 关，在漏电流检测NchMIS晶体管的漏极和参考电位端以及比较器的输入端的每一个间切 换，执行二次衬底电压调整，取各个参考电压设定值的平均值，以及当内部电路正常操作 时，通过基于平均衬底电压设定值，生成参考电压，校正比较器的DC偏移。
根据本发明的另一方面，一种半导体集成电路装置包括具有在半导体衬底上的多 个MIS晶体管的内部电路；衬底电压控制块，将衬底电压提供给内部电路，以及控制用于内 部电路的MIS晶体管的阈值电压；漏电流检测PchMIS晶体管，高电位端电源电压VDD提供 给源极，以及栅极和漏极连接在一起并连接到恒流源，用这种方式，由衬底电压控制块控制 衬底电压；以及漏电流检测电路，由比较器构成，比较漏电流检测PchMIS晶体管的漏电位 和预定参考电位。其中，衬底电压控制块基于比较器的比较结果，生成衬底电压以及将所生 成的衬底电压施加到漏电流检测PchMIS晶体管的衬底和内部电路的PchMIS晶体管的衬 底。衬底电压控制块包括开关，安置在比较器的第一和第二输入端以及漏电流检测PchMIS 晶体管的漏极和参考电位端间；以及输入数据校正单元，当内部电路不操作时，通过使用开关，在漏电流检测PchMIS晶体管的漏极和参考电位端以及比较器的输入端的每一个间 切换，执行二次衬底电压调整，取各个参考电压设定值的平均值，以及当内部电路正常操作 时，通过基于平均衬底电压设定值，生成参考电压，校正比较器的DC偏移。


在下文中，结合附图所做的说明将使本发明的上述和其他目的和特征变得更显而 易见，其中 图1是表示用于本发明的第一实施例的半导体集成电路装置的结构的视图；
图2是表示用于本发明的第二实施例的半导体集成电路装置的结构的视图；
图3是表示用于本发明的第三实施例的半导体集成电路装置的结构的视图；
图4是表示用于本发明的第四实施例的半导体集成电路装置的结构的视图；
图5是表示用于第四实施例的控制器的电路结构的视图； 图6是表示用于本发明的第五实施例的半导体集成电路装置的结构的视图；
图7是表示用于本发明的第六实施例的半导体集成电路装置的结构的视图；
图8是表示用于本发明的第七实施例的半导体集成电路装置的结构的视图；
图9是表示用于第七实施例的控制器的电路结构的视图； 图10是表示用于本发明的第八实施例的半导体集成电路装置的结构的视图；
图11是表示用于本发明的第九实施例的半导体集成电路装置的结构的视图；
图12是表示用于控制相关技术的NchM0S晶体管的阈值电压的半导体集成电路的 结构的视图； 图13是表示用于控制相关技术的NchMOS晶体管的阈值电压的半导体集成电路装 置的结构的另一视图； 图14是表示用于控制相关技术的PchM0S晶体管的阈值电压的半导体集成电路装 置的结构的视图；以及 图15是表示用于控制相关技术的NchMOS晶体管的阈值电压的半导体集成电路装 置的结构的视图。
具体实施例方式
下文是参考采用为MIS晶体管的典型例子的MOS晶体管的本发明的优选实施例的
附图的详细描述。(理论说明) 首先，描述本发明的基本理论。 控制本发明的MOS晶体管阈值电压的半导体集成电路装置包括漏电流检测电路、 衬底电压控制块以及内部电路，漏电流检测电路具有下述电路结构。首先，为解决第一问 题，形成漏电流检测NchMOS晶体管Tnl，其中，将高电位端电源电压VDD提供给漏极，源极连 接到恒流源，以及将任意稳定电位Vrefl施加到栅极，以便由衬底电压控制块控制衬底电压。 接着，将NchMOS晶体管Tnl的源极连接到采用比较器或运算放大器的比较器的输入端INl， 以及将低电位端电源电压L施加到比较器的输入端IN2，作为参考电位。在内部电路，将 V^端连接到多个NchMOS晶体管。比较器的输出输入到衬底电压控制块，检测漏电位大于
7或小于Vss的轻微变化，以及控制漏电流检测NchM0S晶体管Tnl和内部电路的NchMOS晶体 管的衬底电压。 因此，改善了漏电流检测NchMOS晶体管Tnl的检测电位的检测灵敏度和响应。
另外，关于在专利文献2上公开的PchMOS晶体管的衬底电压控制，为解决第二问 题，形成漏电流检测PchMOS晶体管T^，其中，将低电位端电源电压Vss提供到漏极，源极连 接到恒流源，以及将任意稳定电位Vref2施加到栅极，以便由衬底电压控制块控制衬底电压。 接着，将PchMOS晶体管Tpl的源极连接到比较器的输入端IN1，以及将VDD施加到比较器的 输入端IN2，作为参考电位。上述基本上与相关技术例子相同，区别在于在现有技术例子中， 漏电流检测PchMOS晶体管Tpl的漏极和内部电路的多个PchMOS晶体管或NchMOS晶体管的 漏极连接到Vss端，而在本实施例中，仅漏电流检测PchMOS晶体管Tpl的漏极连接到Vss端， 而多个PchMOS晶体管的源极连接到内部电路的VDD端。 另外，为解决第三问题，在如专利文献2中所示，控制NchMOS晶体管的半导体集成 电路装置，在比较器的各个输入端INI和IN2和NchMOS晶体管Tnl的源极和Vss端间提供开 关。首先，当内部电路不操作时，将NchMOS晶体管L的源极连接到IN1，L端连接到IN2， 调整漏电流检测NchMOS晶体管的衬底电压，以及将该衬底电压设定值输入到控制器内的 寄存器1。接着，切换开关，使NchMOS晶体管Tnl的源极连接到IN2， Vss端连接到IN1，以及 调整漏电流检测NchMOS晶体管的衬底电压。在这种情况下，对此执行必须考虑衬底电压的 极性。然后，以这种方式获得的衬底电压设定值输入到控制器内的寄存器2。接着，取在寄 存器1和寄存器2中存储的各自的衬底电压设定值的平均值并存储在寄存器3中，以及在 内部电路的正常操作时，将内部电路的衬底电压控制为寄存器3的衬底电压设定值。因此， 可以抵消比较器的DC偏移和改善控制衬底电压的精度。这也类似地应用于PchMOS晶体管 的衬底电压控制电路。 另外，关于在专利文献2中所示，控制NchMOS晶体管阈值电压的半导体集成电路 装置，在比较器的各个输入端INI和IN2以及NchMOS晶体管Tnl的漏极和参考电位VMf3间 提供开关。首先，当内部电路不操作时，NchMOS晶体管L的漏极连接到INl，参考电位Vr^ 端连接到IN2，调整漏电压检测NchMOS晶体管的衬底电压，以及将该衬底电压设定值输入 到控制器内的寄存器1。接着，切换该开关，NchMOS晶体管Tnl的漏极连接到IN2，参考电位 V^3端连接到IN1，以及调整漏电压检测NchMOS晶体管的衬底电压。在这种情况下，对此执 行考虑所需衬底电压的极性。然后，将以这种方式获得的衬底电压设定值输入到控制器内 的寄存器2。接着，取在寄存器1和寄存器2中存储的各自的衬底电压设定值的平均值并存 储在寄存器3中，以及在内部电路的正常操作时，将内部电路的衬底电压控制到寄存器3的 衬底电压设定值。因此，可以抵消比较器的DC偏移以及提高控制衬底电压的精度。这也能 类似地应用于PchMOS晶体管的衬底电压控制电路。
(第一实施例) 图i是表示基于上述基本原理，本发明的第一实施例的半导体集成电路装置的结 构的视图。在该实施例中，给出应用于具有NchMOS晶体管漏电流检测电路、衬底电压控制 块和内部电路的半导体集成电路装置。 在图1中，半导体集成电路装置100由NchMOS晶体管漏电流检测电路110、执行衬 底电压控制的衬底电压控制块120，以及具有在半导体衬底上的多个M0S晶体管的内部电路130组成。半导体集成电路装置100控制构成内部电路130的NchM0S晶体管的阈值电 压。 漏电流检测电路110由具有连接到V。d端的漏极、连接到恒流源的源极以及施加任 意稳定电压^^的栅极，以便由衬底电压控制块120控制衬底电压的漏电流检测NchMOS晶 体管L、具有连接NchMOS晶体管Tnl的源极的一个输入端IN1，以及施加Vss作为参考电位 的另一输入端IN2的比较器、以及将恒流提供给漏电流检测NchMOS晶体管Tnl的恒流源111 组成。 恒流源111由具有连接到VDD端的源极和连接到Vss端的栅极的PchM0S晶体管Tpl， 以及具有连接到VSS2端的源极以及与具有连接到Tpl的漏极的栅极和漏极以及到VSS2端的 源极的NchMOS晶体管Tn3 —起，构成电流镜电路的NchMOS晶体管组成。
比较器C0MP1由比较器和运算放大器组成，其中，如果漏电流检测NchMOS晶体管 Tnl的源极电位高于参考电位V^，输出-1 (低电平)，以及如果更低，输出+1 (高电平)。将 比较器C0MP1的输出信号输入到控制器127内的可逆计数器121 (稍后所述)，在-1时执行 递减计数，以及在+1时，执行递增计数。然后，将计数值存储在寄存器1中。在单独的方法 中，使用加-减法器是可行的。 低于V。d和V^的电压的V^施加到比较器C0MP1，作为电源电压。其中，在内部电 路130，将Vss端连接到多个NchMOS晶体管。将比较器C0MP1的输出输入到衬底电压控制 块120。 衬底电压控制块120可以包括两种类型，即模拟电路或数字电路，但在此，描述数 字电路的例子。在该电路中，衬底电压控制块120由控制器127和从控制器127接收数字值 以及生成衬底电压的DA转换器128构成，控制器127由可逆计数器121、寄存器122 (寄存 器1)、衬底电压设定上限值寄存器123、衬底电压设定下限值寄存器124、比较器电路125和 寄存器126(寄存器2)组成。控制器127以有关通过基于比较器C0MP1的输出，改变可逆计 数器的计数值，改变施加到漏电流检测NchMOS晶体管Tnl的衬底和内部电路130的NchMOS 晶体管的衬底的衬底电压的方式执行控制。DA转换器128DA转换来自控制器127的数字值 以及生成衬底电压。 将由衬底电压控制块120的DA转换器128生成的衬底电压施加到漏电流检测电 路110的漏电流检测NchMOS晶体管Tnl的衬底和内部电路130的NchMOS晶体管的衬底。
假定这是由半导体集成电路装置100控制内部电路的NchMOS晶体管的阈值电压 的电路，内部电路130可以是任何类型的电路，但在此例子采用CMOS(互补MOS)电路，共用 串联连接的PchMOS晶体管和NchMOS晶体管的栅极。 漏电流检测NchMOS晶体管Tnl可以排列在与内部电路130的NchMOS晶体管相同 的衬底上，或可以排列在单独的衬底上以及可以电连接。 衬底电压控制块120的输出的上限是内部电路130的V^或更高，以及下限低于内 部电路130的Vss。衬底电压设定上限值和衬底电压设定下限值存储在控制器127内的寄 存器123和124中以及在比较器电路125执行与寄存器1的值的比较。在寄存器1的值超 出衬底电压设定上限的情况下，输出该衬底电压设定上限值。在寄存器1的值超出衬底电 压设定下限值的情况下，输出该衬底电压设定下限值，以及如果寄存器1的值在衬底电压 设定下限值和衬底电压设定上限值间，输出寄存器1的值。然后，将输出比较结果存储在寄存器2中。S卩，寄存器2的值不超出衬底电压设定值的上限和下限。 将来自控制器127的寄存器2的值输入到DA转换器128。以及将来自DA转换器 128、对应于寄存器2的衬底电压施加到漏电流检测NchM0S晶体管Tnl的衬底和内部电路 130的NchMOS晶体管的衬底。另外，使用例如运算放大器，经缓冲器(具有到运算放大器的 +输入端的DA转换器的输出以及连接_输入端和运算放大器的输出端的阻抗电路)，DA转 换器128的输出可以生成衬底电压。 现在描述上述结构的半导体集成电路装置100的衬底电压控制操作。
首先，在开始衬底电压控制操作前，将可逆计数器121的计数值和寄存器122和 126(寄存器1和2)的值设定为零(0)或设定成在前时间测量的值。如果漏电流检测NchMOS 晶体管Tnl的源极电位高于参考电位Vss，比较器C0MP1输出-1 (低电平)，可逆计数器121 递减计数，以及将计数值存储在寄存器1中。比较器电路125比较是否超出衬底电压设定 上限值或下限值，以及将比较结果存储在寄存器2中。然后，DA转换器128输出对应于寄存 器2的值的衬底电压，以及降低(加深)漏电流检测NchMOS晶体管L的衬底电压。因此， 漏电流检测NchMOS晶体管Tnl的阈值电压变大，以及降低NchMOS晶体管Tnl的源极电位。
相反地，如果漏电流检测NchMOS晶体管Tnl的源极电位低于参考电位Vss，比较器 C0MP1输出+1(高电平)，可逆计数器121递增计数，以及将计数值存储在寄存器1中。比 较器电路125比较是否超出衬底电压设定上限值或下限值，以及将比较结果存储在寄存器 2中。然后，DA转换器输出对应于寄存器2的值的衬底电压，以及提高(变浅)漏电流检测 NchMOS晶体管Tnl的衬底电压。因此，漏电流检测NchMOS晶体管Tnl的阈值电压变小，以及 提高NchMOS晶体管Tnl的源极电位。 通过重复上述操作，漏电流检测NchMOS晶体管Tnl的源极电位最终会聚，变为与 L相同的电位。 最好将衬底电压控制块120的输出的下限设置成在NchMOS晶体管不出现 GIDL(栅极引发漏极泄漏电流)效应的范围中的电压。GIDL效应是当施加相对于衬底为负 压的过量反向偏压时，亚阈值电流增加的效应。另外，最好将衬底电压控制块120的输出的 上限设置成在MOS晶体管不显示出双极特性的范围中的电压。当施加相对于衬底为正压的 过量前向偏压时，MOS晶体管显示出双极特性，以及阈值控制电路的反馈的增益变得极其大 以及反馈系统振荡，因此有必要防止此此种情况。 如上所述，漏电流检测电路110利用由具有连接到VDD端的漏极、连接到恒流源的 源极以及施加任意稳定电位Vrefl的栅极的漏电流检测NchMOS晶体管Tnl构成的源输出电 路，以便由衬底电压控制块控制衬底电压。因此，在将由比较器C0MP1比较和检测的源极电 位中出现极其轻微变化(阈值电平电压波动)是可能的，因此，与检测漏电流检测NchMOS 晶体管的漏电位的波动的现有技术方法相比，可以显著地提高漏电流检测NchMOS晶体管 Tnl的检测电位的检测灵敏度和响应。因此，可以适当地控制内部电路130的MOS晶体管的 衬底电压和允许低电源电压操作中的阈值电压控制。 关于控制操作，可以总是执行上述的阈值电压控制操作，以及当内部电路130不 操作时，可以执行此操作，以及当漏电流检测NchMOS晶体管Tnl的源极电位变为与Vss相同 的电位时，可以停止操作。
(第二实施例)
第二实施例是施加到采用漏电流检测PchM0S晶体管的漏电流检测电路。 图2是表示本发明的第二实施例的半导体集成电路装置的结构的视图。在该实施
例中，描述具有PchMOS晶体管漏电流检测电路、衬底电压控制块和内部电路的半导体集成
电路装置。给出与具有与图l相同结构的部分相同的数字以及将不予描述。 在图2中，半导体集成电路装置200由PchM0S晶体管漏电流检测电路210、衬底
电压控制块120以及内部电路130组成，半导体集成电路装置控制构成内部电路130的
PchM0S晶体管的阈值电压。 漏电流检测电路210由具有连接到Vss端的漏极、连接到恒流源的源极以及施加任 意稳定电压Vref2的栅极以便由衬底电压控制块120控制衬底电压的漏电流检测PchM0S晶 体管L、具有连接PchMOS晶体管Tpl的源极的一个输入端INI以及施加作为参考电位的VDD 的另一输入端IN2的比较器C0MP2，以及将恒流提供给漏电流检测PchMOS晶体管Tpl的恒 流源211组成。 恒流源211由具有连接到Vss端的源极以及连接到VDD端的栅极的NchMOS晶体管 Tnl，以及具有连接到VDD2端的源极以及与具有连接到Tnl的漏极的栅极和源极以及连接到 VDD2端的源极的PchMOS晶体管Tp3 —起，构成电流镜电路的PchMOS晶体管Tp2组成。
比较器C0MP2由比较器和运算放大器组成，其中，如果漏电流检测PchMOS晶体管 Tpl的源极电位高于参考电位V。d，输出-1 (低电平)，以及如果更低，输出+1 (高电平)。将 比较器C0MP2的输出信号输入到控制器127内的可逆计数器121，在-1时执行递减计数， 以及在+1时，执行递增计数。然后，将计数值存储在寄存器l中。在单独的方法中，使用 加-减法器是可行的。 高于V。d的V，和L施加到比较器C0MP2，作为电源电压。在该实施例中，与现有 技术的例子的区别在于代替将内部电路130的多个PchMOS晶体管或NchMOS晶体管的漏极 到L端，将vdd端连接到内部电路的多个PchMOS晶体管的源极。将比较器C0MP2的输出输 入到衬底电压控制块。 衬底电压控制块120可以包括模拟方法电路或数字方法电路，但在此，如在第一 实施例中，描述数字方法电路的例子。在该电路中，衬底电压控制块120由控制器127和从 控制器127接收数字值以及生成衬底电压的DA转换器128构成，控制器127由执行衬底电 压控制的可逆计数器121、寄存器122(寄存器1)、衬底电压设定上限值寄存器123、衬底电 压设定下限值寄存器124、比较器电路125和寄存器126 (寄存器2)组成。控制器127以有 关通过基于比较器C0MP2的输出，改变可逆计数器的计数值，改变漏电流检测PchMOS晶体 管L的衬底电压的方式执行控制。DA转换器128DA转换来自控制器127的数字值以及生 成衬底电压。将由衬底电压控制块120的DA转换器128生成的衬底电压施加到漏电流检 测电路110的漏电流检测PchMOS晶体管Tpl的衬底和内部电路130的PchMOS晶体管的衬 底。 假定这是由半导体集成电路装置200控制内部电路的PchMOS晶体管的阈值电压 的电路，内部电路130可以是任何类型的电路，但在此例子采用CMOS电路，其中，串联连接 PchMOS晶体管和NchMOS晶体管并具有共用栅极。 漏电流检测PchMOS晶体管Tpl可以排列在与内部电路130的PchMOS晶体管相同 的衬底上，或可以排列在单独的衬底上以及可以电连接。
衬底电压控制块120的输出的上限是内部电路130的V。D或更高，以及下限低于内 部电路130的VDD。衬底电压设定上限值和衬底电压设定下限值存储在控制器127内的寄 存器123和124中以及在比较器电路125执行与寄存器1的值的比较。在寄存器1的值超 出衬底电压设定上限值的情况下，输出该衬底电压设定上限值。在寄存器l的值超出衬底 电压设定下限值的情况下，输出该衬底电压设定下限值。如果寄存器l的值在衬底电压设 定下限值和衬底电压设定上限值间，输出寄存器1的值。然后，将输出比较结果存储在寄存 器2中。S卩，寄存器2的值不超出衬底电压设定值的上限和下限。 将来自控制器127的寄存器2的值输入到DA转换器128。以及将来自DA转换器 128、对应于寄存器2的衬底电压施加到漏电流检测PchM0S晶体管Tpl的衬底和内部电路 130的PchM0S晶体管的衬底。与第一实施例一样，使用例如运算放大器，经缓冲器(具有到 运算放大器的+输入端的DA转换器的输出以及连接_输入端和运算放大器的输出端的阻 抗电路)，DA转换器128的输出可以生成衬底电压。 现在描述上述结构的半导体集成电路装置200的衬底电压控制操作。
首先，在开始衬底电压控制操作前，将可逆计数器121的计数值和寄存器122和 126(寄存器1和2)的值设定为零(0)或设定成在前时间测量的值。如果漏电流检测PchMOS 晶体管Tpl的源极电位高于参考电位VDD，比较器C0MP2输出-1 (低电平)，可逆计数器121 递减计数，以及将计数值存储在寄存器1中。比较器电路125比较是否超出衬底电压设定 上限值或下限值，以及将比较结果存储在寄存器2中。然后，DA转换器128输出对应于寄存 器2的值的衬底电压，以及降低(变浅)漏电流检测PchMOS晶体管Tpl的衬底电压。因此， 漏电流检测PchMOS晶体管Tpl的阈值电压变小，以及降低PchMOS晶体管Tpl的源极电位。
相反地，如果漏电流检测PchMOS晶体管Tpl的源极电位低于参考电位VDD，比较器 C0MP2输出+1(高电平)，可逆计数器121递增计数，以及将计数值存储在寄存器1中。然 后比较是否超出衬底电压设定上限值或下限值，以及将比较结果存储在寄存器2中。然后， DA转换器输出对应于寄存器2的值的衬底电压，以及降低(加深)漏电流检测PchMOS晶体 管Tpl的衬底电压。因此，漏电流检测PchMOS晶体管Tpl的阈值电压变大，以及提高PchMOS 晶体管L的源极电位。 通过重复上述操作，漏电流检测PchMOS晶体管Tpl的源极电位最终会聚，变为与
V。D相同的电位。 最好将衬底电压控制块120的输出的上限设置成在PchMOS晶体管不出现GIDL效 应的范围中的电压。GIDL效应是当施加相对于衬底，为负压的过多反偏压时，亚阈电流增加 的效应。另外，最好将衬底电压控制块120的输出的下限设置成在PchMOS晶体管不显示出 双极特性的范围中的电压。 用这种方法，根据该实施例，对采用漏电流检测PchMOS晶体管的漏电流检测电路 210来说，能获得与第一实施例相同的效果，可以提高漏电流检测PchMOS晶体管Tpl的检测 电位的检测灵敏度和响应。 关于控制操作，可以总是执行上述的阈值电压控制操作，以及当内部电路130不 操作时，可以执行此操作，以及当漏电流检测PchMOS晶体管Tpl的源极电位变为与VDD相同 的电位时，可以停止操作。
(第三实施例)
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在第三实施例中，给出使用第一和第二实施例的半导体集成电路装置，分别控制 内部电路的CMOS电路的PchMOS晶体管和NchMOS晶体管的衬底电压的例子。
图3是表示本发明的第三实施例的半导体集成电路装置的结构的视图。与图1和 图2相同结构的部分给出相同的数字以及不描述。 在图3中，半导体集成电路装置300由NchM0S漏电流检测电路110、PchM0S漏电流 检测电路210、两个衬底电压控制块120以及内部电路130组成，半导体集成电路装置300 控制构成内部电路130的NchMOS晶体管和PchMOS晶体管的阈值电压。
用这种方式，根据该实施例，对CMOS电路，获得相同的效果，以及可以提高用于漏 电流检测NchMOS晶体管Tnl和漏电流检测PchMOS晶体管Tpl的检测电位的检测灵敏度和响 应。另外，根据在使用CMOS电路的内部电路中的应用结果，可以同时和以最佳方式，施行对 PchMOS晶体管和NchMOS晶体管的阈值电压的控制。
(第四实施例) 在第四实施例中，给出应用在抵消比较器的DC偏移的漏电流检测电路中的例子。
图4是表示用于本发明的第四实施例的半导体集成电路装置的结构的视图。在该 实施例中，给出应用于具有NchMOS晶体管漏电流检测电路、衬底电压控制块和内部电路的 半导体集成电路装置的例子。与图l相同结构的部分给出相同的数字以及不描述。
在图4中，半导体集成电路装置400由NchMOS晶体管漏电流检测电路110、执行衬 底电压控制的衬底电压控制块420，以及内部电路130组成，半导体集成电路装置400控制 构成内部电路130的NchMOS晶体管的阈值电压。 漏电流检测电路410由具有连接到VDD端的漏极、连接到恒流源的源极以及施加任 意稳定电压Vrefl的栅极以便由衬底电压控制块420控制衬底电压的漏电流检测NchMOS晶 体管L、具有连接NchMOS晶体管Tnl的源极的一个输入端IN1，以及施加Vss，作为参考电位 的另一输入端IN2的比较器C0MP1、在比较器C0MP1的各个输入端INI和IN2以及NchMOS 晶体管Tnl的源极和Vss端间提供的，当内部电路130不操作时，在NchMOS晶体管Tnl的源极 和Vss端以及C0MP1的各个输入端间切换的输入切换开关411，以及将恒流提供给漏电流检 测NchMOS晶体管Tnl的恒流源组成。 衬底电压控制块420由控制器430和DA转换来自控制器430的数字以及生成衬 底电压的DA转换器128组成，控制器430通过将比较器C0MP1的输出与预先确定的参考电 位进行比较，控制改变施加到漏电流检测NchMOS晶体管Tnl和内部电路130的NchMOS晶体 管的衬底电压。另外，由数字电路构成衬底电压控制块420，因为便于切换控制输入切换开 关411和便于偏移调整量运算控制。 在该实施例中，在图1的半导体集成电路装置IOO，在比较器C0MP1的各个输入端 INI和IN2以及NchMOS晶体管Tnl的源极和Vss端间提供输入切换开关。另外，衬底电压控 制块420的控制器430进一步具有用于控制输入切换开关411的切换以及控制偏移调整量 操作的功能。 图5是表示用于控制器430的电路结构的视图。 在图5中，控制器430由倒相器431和选择器432组成的，用于有选择地反相比较 器C0MP1的输出信号的极性的极性倒相器433、输入数据校正单元434和用于在寄存器2和 寄存器13间切换的选择器435构成。
13
输入切换开关411和极性倒相器433受模式切换信号1控制，以及选择器435受 模式切换信号2控制。 输入数据校正单元434由可逆计数器451和寄存器452(寄存器1)组成以及采用 每次改变一个LSB(最低有效位)的连续比较方法的衬底电压设定值生成部453、由衬底电 压设定上限值寄存器455，比较器电路456和寄存器457 (寄存器2)组成的衬底电压设定值 上限下限比较单元458、用于临时存储第一衬底电压设定值和第二衬底电压设定值的寄存 器459 (寄存器11)和寄存器460 (寄存器12)、运算电路461以及用于存储操作结果的寄存 器462(寄存器13)构成。 现在描述上述结构的半导体集成电路装置400的操作。半导体集成电路装置400 的衬底电压控制的整体操作与第一实施例相同。 首先，描述用于补偿在衬底电压控制操作时出现的比较器C0MP1的DC偏移的操作。 通过获得当内部电路130不操作时出现的第一衬底电压设定值的操作(第一输入 模式)、获得第二衬底电压设定值的操作(第二输入模式)，以及获得第三衬底电压设定值 的操作(操作模式)，执行该操作。 因此，通过使用以这种方式获得的第三衬底电压设定值，施加衬底电压，可以消除 比较器C0MP1的DC偏移。 如图5所示，输入切换开关411具有用于有选择地将输入端A和B连接到输出端 C和D的任一的功能。 在第一输入模式时，输入切换开关411是通过允许比较器C0MP1的输出信号原样 通过的极性倒相器433的选择器432，连接A端和C端，以及连接B端和D端。
然后，将比较器C0MP1的输出信号提供给充当衬底电压设定值生成部453的可逆 计数器451。 首先，在开始衬底电压控制操作前，可逆计数器451的计数值和寄存器452(寄存 器l)的值设定成零(O)，或设定成先前测量的值。接着，可逆计数器451当此时提供的比较 器C0MP1的输出信号为+1(高电平)时递增计数，以及当-l(低电平)时递减计数，以及将 该计数值存储在寄存器l中。 使用比较器电路，将在输入数据校正单元434和中存储的衬底电压设定上限值和 衬底电压设定下限值与寄存器1的值进行比较。在寄存器1的值超出衬底电压设定上限时， 输出该衬底电压设定上限值。在寄存器l的值超出衬底电压设定下限值时，输出该衬底电 压设定下限值。如果寄存器l的值在衬底电压设定下限值和衬底电压设定上限值间，输出 寄存器1的值。然后，将输出比较结果存储在寄存器457中(寄存器2)。
然后，使用模式切换信号，经选择器435，将寄存器2的值从输入数据校正单元434 输入到DA转换器128。因此，将来自DA转换器128、对应于寄存器2的衬底电压施加到漏 电流检测NchMOS晶体管Tnl的衬底和内部电路130的NchMOS晶体管的衬底。
S卩，如果漏电流检测NchMOS晶体管L的源极电位高于参考电位V^，比较器C0MP1 输出-1 (低电平)，可逆计数器递减计数，以及将计数值存储在寄存器1中。比较器电路456 比较是否超出衬底电压设定上限值或下限值，以及将比较结果存储在寄存器2中。然后，DA 转换器128输出对应于寄存器2的值的衬底电压，以及降低(加深)漏电流检测NchMOS晶体管L的衬底电压。因此，漏电流检测NchMOS晶体管L的阈值电压变大，以及降低NchMOS 晶体管L的源极电位。 相反地，如果漏电流检测NchM0S晶体管Tnl的源极电位低于参考电位Vss，比较器 输出+1 (高电平)，可逆计数器递增计数，以及将计数值存储在寄存器1中。比较器电路456 比较是否超出衬底电压设定上限值或下限值，以及将比较结果存储在寄存器2中。然后，DA 转换器128输出对应于寄存器2的值的衬底电压，以及提高(变浅)漏电流检测NchM0S晶 体管Tnl的衬底电压。因此，漏电流检测NchM0S晶体管Tnl的阈值电压变小，以及提高NchM0S 晶体管L的源极电位。 在下文中，通过上述循环以及执行相同操作，该操作继续直到反相比较器C0MP1 的输出信号的极性为止。 S卩，当检测比较器C0MP1的输出信号的极性的反相时，衬底电压设定值生成部453 将此时的计数器(为第一衬底电压设定值)保存在寄存器459中(寄存器11)。
考虑信号电压的轻微摆动，有必要执行极性反相的检测。 接着，控制输入切换开关411，连接A端和D端，连接B端和C端，以及采用第二输 入模式。 此时，极性倒相器433的选择器432选择倒相器431的输出信号。即，具有倒相的 极性的比较器C0MP1的输出信号的信号提供给可逆计数器421。 在这种情况下，衬底电压设定值生成部453的可逆计数器451的计数值返回到零 (0)以及执行与第一输入模式相同的操作，或执行操作以便通过从与第一输入模式中的第 一衬底电压设定值的相同计数值继续，获得第二衬底电压设定值。然后，将如此获得的第二 衬底电压设定值存储在寄存器460中(寄存器12)。 然后，从寄存器11和寄存器12提取第一和第二衬底电压设定值，通过使用运算 电路461，取一平均值，计算第三衬底电压设定值，以及将此存储在寄存器462中(寄存器 13)。 在比较器C0MP1没有DC偏移的情况下，该第三衬底电压设定值为衬底电压设定值 (即当完全抵消比较器C0MP1的DC偏移时的衬底电压设定值)。 因此，在内部电路130的正常操作时，通过使用模式切换信号2，控制选择器以及 使用寄存器13的第三衬底电压设定值，控制内部电路130的衬底电压，可以完全抵消比较 器C0MP1的DC偏移，实质上提高控制衬底电压的精度。 根据该实施例，在比较器C0MP1的各个输入端IN1和IN2以及NchM0S晶体管Tnl 的源极和Vss端间提供输入切换开关411。然后，通过使用输入切换开关411，在NchM0S晶 体管L的源极和V^端以及比较器C0MP1的各个输入端间切换，执行二次衬底电压调整，以 及将各个衬底电压设定值存储在控制器430内的寄存器1和寄存器2中。然后，取这些衬 底电压设定值的平均值并存储在寄存器3中。然后，在内部电路130正常操作时，使用寄存 器3的衬底电压设定值，控制内部电路的衬底电压。因此，可以抵消比较器C0MP1的DC偏
移误差以及可以提高衬底电压的控制的精度。
(第五实施例) 第五实施例是应用于采用抵消比较器的DC偏移的漏电流检测PchMOS晶体管的漏 电流检测电路的例子。
图6表示用于本发明的第五实施例的半导体集成电路装置的结构的视图。在该实 施例中，提供应用于具有PchM0S晶体管漏电流检测电路、衬底电压控制块以及内部电路的 半导体集成电路装置的例子。与图2和图4相同结构的部分给出相同的数字以及不描述。
在图6中，半导体集成电路装置500由PchM0S晶体管漏电流检测电路510、衬底 电压控制块420以及内部电路130组成，以及半导体集成电路装置500控制构成内部电路 130的PchM0S晶体管的阈值电压。 漏电流检测电路510由具有连接到Vss端的漏极，连接到恒流源的源极，以及施加 任意稳定电压VMf2的栅极以便由衬底电压控制块控制衬底电压的漏电流检测PchM0S晶体 管Tp"具有连接PchMOS晶体管Tpl的源极的一个输入端IN1，以及作为参考电位，施加VDD 的另一输入端IN2的比较器C0MP2，在比较器C0MP2的各个输入端IN1和IN2和PchM0S晶 体管Tpl的源极和VDD端间提供的，当内部电路130不操作时，在PchM0S晶体管Tpl的源极 和VDD端以及C0MP2的各个输入端间切换输入切换开关411，以及将恒流提供给漏电流检测 PchM0S晶体管Tpl的恒流源211组成。 衬底电压控制块420由通过基于比较器C0MP2的输出，改变可逆计数器的计数值， 执行改变漏电流检测PchMOS晶体管Tpl的衬底电压的控制的控制器430和DA转换来自控 制器430的数字值以及生成衬底电压的DA转换器128组成。另外，衬底电压控制块420由 数字电路构成，因为便于切换输入切换开关411的控制，以及便于偏移调整量运算控制。
控制器430的电路结构与图5相同。 第五实施例的半导体集成电路装置500的操作理论和抵消比较器C0MP2的DC偏 移误差的操作理论与第四实施例相同，但用PchMOS晶体管代替NchMOS晶体管。
因此，可以获得与第四实施例相同的效果。 [ono](第六实施例) 在第六实施例中，给出使用第四和第五实施例的半导体集成电路装置，分别控制 构成内部电路的CMOS电路的PchMOS晶体管和NchMOS晶体管的衬底电压的例子。
图7是表示用于本发明的第六实施例的半导体集成电路装置的结构的视图。与图 4和图6相同结构的部分给出相同的数字以及不描述。 在图7中，半导体集成电路装置600由NchMOS晶体管漏电流检测电路410、PchM0S 晶体管漏电流检测电路510、两个衬底电压控制块420和内部电路130组成，以及半导体集 成电路装置600控制构成内部电路130的NchMOS晶体管和PchMOS晶体管的阈值电压。
因此，可以类似地用在CMOS电路中以及能获得与第三至第五实施例相同的效果。
(第七实施例) 在第七实施例中，给出应用于抵消NchMOS晶体管的衬底电压控制电路中的比较 器的DC偏移的漏电流检测电路的例子。 图8是用于本发明的第七实施例的半导体集成电路装置的结构的视图。在该实施 例中，给出应用于控制由NchMOS晶体管漏电位检测电路、由控制器和DA转换器构成的衬底 电压控制块和内部电路构成的NchMOS晶体管阈值电压的半导体集成电路装置的例子。与 图6相同结构的部分给出相同的数字以及不描述。 在图8中，半导体集成电路装置700由NchMOS晶体管漏电流检测电路710、衬底电 压控制块420以及内部电路130组成，半导体集成电路装置700控制构成内部电路130的
16NchM0S晶体管的阈值电压。 漏电流检测电路710由具有彼此连接并连接到恒流源的栅极和漏极，源极连接到 L端，以及由衬底电压控制块420控制衬底电压的漏电流检测NchM0S晶体管T『将恒流提 供给漏电流检测NchMOS晶体管Tnl的恒流源711 、具有NchMOS晶体管Tnl的漏极连接到一个 输入端IN1以及Vref3施加到剩余输入端IN2作为参考电位的比较器C0MP1，以及排列在比 较器C0MP1的各个输入端INI和IN2以及NchMOS晶体管Tnl的漏极和参考电位VMf3间，当 内部电路130不操作时，在NchMOS晶体管Tnl的漏极和参考电位VMf3端以及比较器C0MP1 的各个输入端间切换的输入切换开关712组成。 恒流源711由源极连接到Vss以及栅极连接到VDD的NchMOS晶体管Tn4，以及具有 源极连接到VDD以及与栅极和漏极连接到Tn4的漏极以及源极连接到VDD的PchMOS晶体管 Tpl3 —起构成电流镜电路的PchMOS晶体管Tpl2组成。 衬底电压控制块420由执行通过基于比较器C0MP1的输出，改变可逆计数器的计 数值，改变漏电流检测NchMOS晶体管Tnl的衬底电压的控制的控制器430以及DA转换来自 控制器430的数字值DA以及生成衬底电压的DA转换器128组成。另外，衬底电压控制块 420由数字电路构成，因为便于输入切换开关712的切换控制以及偏移调整量运算控制。
在该实施例中，在用于非专利文献1的NchMOS晶体管的衬底电压控制电路，在比 较器的各个输入端IN1和IN2以及参考电位Vref3端间提供输入切换开关712。
图9是表示用于控制器430的电路结构的视图，与图5相同的结构部分给出相同 的数字。 在图9中，控制器430由倒相器431和选择器432组成的，用于有选择地倒相比较 器C0MP1的输出信号的极性的极性倒相器433、输入数据校正单元434以及用于在寄存器2 和寄存器13间切换的选择器435构成。 由模式切换信号1控制输入切换开关712和极性倒相器433，以及由模式切换信号 2控制选择器435。 输入数据校正单元434由可逆计数器和寄存器452(寄存器1)组成以及采用每次 改变一个LSB的连续比较的方法的衬底电压设定值生成部453、由衬底电压设定上限值寄 存器454，衬底电压设定下限值寄存器455，比较器电路456和寄存器457 (寄存器2)组成 的衬底电压设定值上限下限比较器电路458、用于临时存储第一参考电压设定值和第二参 考电压设定值的寄存器459 (寄存器11)和寄存器460 (寄存器12)、运算电路461和用于存 储运算结果的寄存器462(寄存器13)构成。 在第一输入模式时，输入切换开关712为连接A端和C端，以及连接B端和D端，
极性倒相器433的选择器432允许比较器的输出信号原样通过。然后，执行与第四实施例
完全相同的衬底电压控制操作，以及将第一衬底电压设定值存储在寄存器11中。 在第二输入模式时，输入切换开关712为连接A端和D端，以及连接B端和C端，
以及极性倒相器433的选择器432使比较器C0MP1的输出信号倒相。然后执行与第四实施
例完全相同的衬底电压控制操作，以及将第二衬底电压设定值存储在寄存器12中。 然后，从寄存器11和寄存器12提取第一和第二衬底电压设定值，通过使用运算电
路461，取平均值，计算第三衬底电压设定值，以及将此存储在寄存器13中。 在比较器没有DC偏移的情况下，该第三衬底电压设定值为衬底电压设定值(即，当完全抵消比较器的DC偏移时的衬底电压设定值)。 因此，在内部电路正常操作时，使用模式切换信号2，控制选择器435以及使用寄 存器13听第三衬底电压设定值，控制内部电路130的衬底电压，可以完全抵消比较器C0MP1 的DC偏移误差，以及实质上提高控制衬底电压的精度。
(第八实施例) 在第八实施例中，给出应用于采用抵消比较器的DC偏移的漏电流检测PchMOS晶 体管的漏电流检测电路的例子。 图10是表示用于本发明的第八实施例的半导体集成电路装置的结构的视图。在 该实施例中，给出应用于控制PchMOS晶体管阈值电压，由PchMOS晶体管漏电位检测电路、 由控制器和DA转换器构成的电压控制块以及内部电路构成的半导体集成电路装置的例 子。与图4和图8相同结构的部分给出相同的数字以及不描述。 在图10中，半导体集成电路装置800由PchMOS晶体管漏电流检测电路S10、衬底 电压控制块420和内部电路130组成，半导体集成电路装置800控制构成内部电路130的 PchMOS晶体管的阈值电压。 漏电流检测电路810由栅极和漏极彼此连接并连接到恒流源，源极连接到VDD端， 以及衬底电压受衬底电压控制块420控制的漏电流检测PchMOS晶体管T^、将恒流提供给漏 电流检测PchMOS晶体管Tpl的恒流源811、PchM0S晶体管Tpl的漏极与一个输入端INI连接 以及Vref4施加到另一输入端IN2作为参考电位的比较器C0MP2以及排列在比较器C0MP2 的各个输入端INI和IN2以及PchMOS晶体管Tpl的漏极和参考电位Vref4端间，当内部电 路130不操作时，在PchMOS晶体管Tpl的漏极和参考电位Vref4端以及比较器C0MP2的各 个输入端间切换的输入切换开关812组成。 恒流源811由源极连接到VDD端以及栅极连接到Vss端的PchMOS晶体管Tp4和具 有连接到Vss端的源极以及与栅极和漏极连接到Tp4的漏极以及源极连接到Vss端的NchMOS 晶体管Tnl3 —起，构成电流镜电路的NchMOS晶体管Tnl2组成。 衬底电压控制块420由执行通过基于比较器C0MP2的输出，改变可逆计数器的计 数值，改变漏电流检测PchMOS晶体管Tpl的衬底电压的控制的控制器430和DA转换来自控 制器中430的数字值以及生成衬底电压的DA转换器128组成。另外，衬底电压控制块420 由数字电路构成，因为便于输入切换开关812的切换控制以及偏移调整量运算控制。
控制器430的电路结构与图9相同。 第八实施例的半导体集成电路装置800的操作理论和抵消比较器C0MP2的DC偏 移的操作理论与第七实施例相同，但用PchMOS晶体管代替NchMOS晶体管。
因此，可以获得与第七实施例相同的效果。
(第九实施例) 在第九实施例中，给出使用第七和第八实施例的半导体集成电路装置，分别控制 构成内部电路的CMOS电路的PchMOS晶体管和NchMOS晶体管的衬底电压的例子。
图11是表示本发明的第九实施例的半导体集成电路装置的结构的视图。与图8 和图IO相同结构的部分给出相同的数字以及不描述。 在图11中，半导体集成电路装置900由NchMOS晶体管漏电流检测电路710、 PchMOS晶体管漏电流检测电路810、两个衬底电压控制块420和内部电路130组成，以及半导体集成电路装置900控制构成内部电路130的NchM0S晶体管和PchMOS晶体管的阈值电 压。 通过CMOS电路，能获得与第七实施例至第八实施例相同的效果。 上述本发明的优选实施例仅是示例，以及决不限制本发明的范围。 另外，以实施例的形式使用标题"半导体集成电路装置"，但这仅是简化说明，以及
这也可以是"半导体集成电路"或"衬底电压控制方法"等等。 此外，连接构成半导体集成电路装置的每一电路部，诸如比较器等等的类型、数量 和方法绝不限制到在此所述的实施例。 对衬底可以电子地划分的多个电路块的每一个，可以执行每一实施例。 另外，实现不仅可用于在标准硅衬底上构成的MOS晶体管，而且可用于使用
SOI (硅-绝缘)结构的MOS晶体管构成的半导体集成电路。 根据本发明，通过控制晶体管的阈值电压的半导体集成电路装置的漏电流检测电 路，可以提高漏电流检测MIS晶体管的检测电位的检测的灵敏度和响应。另外，可以通过在 漏电流检测MIS晶体管和参考电位端及比较器的输入端间插入开关，抵消比较器的DC偏 移。 g卩，(1)本发明的半导体集成电路装置采用具有在半导体衬底上的多个MIS晶体 管的内部电路、将衬底电压提供给内部电路以及控制内部电路的MIS晶体管的阈值电压的 衬底电压控制块、向漏极提供任意电位的电源电压，具有连接到恒流源的源极，以及将任意 稳定电位施加到栅极，如此，由衬底电压控制块控制衬底电压的漏电流检测MIS晶体管以 及由比较漏电流检测MIS晶体管的源极电位与预定参考电位的比较器构成的漏电流检测 电路的结构。衬底电压控制块基于比较器的比较结果，生成衬底电压，以及将所生成的衬底 电压施加到漏电流检测MIS晶体管的衬底和内部电路的MIS晶体管的衬底。
(2)本发明的半导体集成电路装置还采用具有在半导体衬底上的多个MIS晶体 管的内部电路、将衬底电压提供给内部电路以及控制内部电路的MIS晶体管的阈值电压的 衬底电压控制块、将高电位端电源电压V。D提供给漏极，具有连接到恒流源的源极以及将任 意稳定电位施加到栅极，如此，由衬底电压控制块控制衬底电压的漏电流检测NchMIS晶体 管，以及由比较漏电流检测NchMIS晶体管的源极电位与预定参考电位的比较器构成的漏 电流检测电路的结构。其中，衬底电压控制块基于比较器的结果，生成衬底电压，以及将所 生成的衬底电压施加到漏电流检测NchMIS晶体管的衬底和内部电路的NchMIS晶体管的衬 底。 (3)本发明的半导体集成电路装置还采用具有在半导体衬底上的多个MIS晶体 管的内部电路、将衬底电压提供给内部电路以及控制内部电路的MIS晶体管的阈值电压的 衬底电压控制块、将低电位端电源电压Vss提供给漏极，具有连接到恒流源的源极以及将任 意稳定电位施加到栅极，如此，由衬底电压控制块控制衬底电压的漏电流检测PchMIS晶体 管，以及由比较漏电流检测PchMIS晶体管的源极电位与预定参考电位的比较器构成的漏 电流检测电路的结构。其中，衬底电压控制块基于比较器的结果，生成衬底电压，以及将所 生成的衬底电压施加到漏电流检测PchMIS晶体管的衬底和内部电路的PchMIS晶体管的衬 底，以及将内部电路的多个PchMIS晶体管的源极连接到高电位端电源电压V。D。
(4)另外，也可以在比较器的第一和第二输入端以及漏电流检测MIS晶体管的源极和参考电位端提供开关，以及提供输入数据校正单元，当内部电路不操作时，通过使用开 关，在漏电流检测MIS晶体管的源极和参考电位端以及比较器的输入端的每一个间切换， 执行二次衬底电压调整，以及取各个参考电压设定值的平均值，以及通过当内部电路正常 操作时，基于平均衬底电压设定值，生成参考电压，校正比较器的DC。 (5)本发明的半导体集成电路装置还采用具有在半导体衬底上的多个MIS晶体 管的内部电路、将衬底电压提供给内部电路以及控制内部电路的MIS晶体管的阈值电压的 衬底电压控制块、具有提供给漏极的低电位端电源电压Vss，具有连接在一起并连接到恒流 源的栅极和漏极，由衬底电压控制块控制衬底电压的漏电流检测NchMIS晶体管，以及由比 较漏电流检测NchMIS晶体管的源极电位与预定参考电位的比较器构成的漏电流检测电路 的结构。其中，衬底电压控制块基于比较器的结果，生成衬底电压，以及将所生成的衬底电 压施加到漏电流检测NchMIS晶体管的衬底和内部电路的NchMIS晶体管的衬底，包括排列 在比较器的第一和第二输入端以及漏电流检测NchMIS晶体管的漏极和参考电位端间的形 状，以及输入数据校正单元，当内部电路不操作时，通过使用开关，在漏电流检测NchMIS晶 体管的漏极和参考电位端以及比较器的输入端的每一个间切换，执行二次衬底电压调整， 取各个参考电压设定值的平均值，以及当内部电路正常操作时，基于平均衬底电压设定值， 生成参考电压，校正比较器的DC偏移。 (6)本发明的半导体集成电路装置还采用具有在半导体衬底上的多个MIS晶体管 的内部电路、将衬底电压提供给内部电路以及控制内部电路的MIS晶体管的阈值电压的衬 底电压控制块、具有提供给漏极的高电位端电源电压VDD，具有连接在一起并连接到恒流源 的栅极和漏极，由衬底电压控制块控制衬底电压的漏电流检测PchMIS晶体管，以及由比较 漏电流检测PchMIS晶体管的源极电位与预定参考电位的比较器构成的漏电流检测电路的 结构。其中，衬底电压控制块基于比较器的结果，生成衬底电压，以及将所生成的衬底电压 施加到漏电流检测PchMIS晶体管的衬底和内部电路的PchMIS晶体管的衬底。衬底电压控 制块包括排列在比较器的第一和第二输入端以及漏电流检测PchMIS晶体管的漏极和参考 电位端间的形状，以及输入数据校正单元，当内部电路不操作时，通过使用开关，在漏电流 检测PchMIS晶体管的漏极和参考电位端以及比较器的输入端的每一个间切换，执行二次 衬底电压调整，取各个参考电压设定值的平均值，以及当内部电路正常操作时，基于平均衬 底电压设定值，生成参考电压，校正比较器的DC偏移。 控制本发明的晶体管阈值电压的半导体集成电路装置能提高漏电流检测电路的
检测灵敏度和响应以及能抵消比较器的DC偏移。这对控制以低电源电压，具有高灵敏度操
作、高响应以及高精度的半导体集成电路的阈值电压的变化极其有效。 本发明不限于上述实施例，以及在不背离本发明的范围的情况下，各种变形和改
进是可能的。 本申请基于2005年7月27日提交的日本专利申请No. 2005-217523，其全部内容 在此引入以供参考。
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权利要求
1. 一种半导体集成电路装置，包括 在半导体衬底上具有多个MIS晶体管的内部电路；衬底电压控制块，将衬底电压提供给所述内部电路以控制该内部电路的MIS晶体管的 阈值电压；以及漏电流检测电路，具有漏电流检测MIS晶体管和比较器，对于该漏电流检测MIS晶体管 而言，将任意的电位的电源电压提供给源极，漏极与栅极连接并连接到恒流源，并由所述衬 底电压控制块控制衬底电压，而所述比较器用于比较所述漏电流检测MIS晶体管的漏极电 位和预定参考电位，其中，所述衬底电压控制块基于所述比较器的比较结果生成衬底电压，将所生成的衬 底电压施加到所述漏电流检测MIS晶体管的衬底和所述内部电路的MIS晶体管的衬底， 所述衬底电压控制块包括开关，安置在所述比较器的第一输入端和第二输入端以及所述漏电流检测MIS晶体管 的漏极和参考电位端间；以及输入数据校正单元，当所述内部电路不操作时，通过使用所述开关，在所述漏电流检测 MIS晶体管的漏极和参考电位端以及所述比较器的每一个输入端间进行切换，以执行两次 衬底电压调整，取各个衬底电压设定值的平均值，并且当所述内部电路正常操作时，通过基 于所述取了平均的衬底电压设定值生成衬底电压，校正所述比较器的DC偏移。
2. 如权利要求1所述的半导体集成电路装置，其中，所述输入数据校正单元 当所述内部电路不操作时，将所述漏电流检测MIS晶体管的漏极连接到第一输入端，将参考电位端连接到第二输入端，调整所述漏电流检测MIS晶体管的衬底电压，并将其衬 底电压设定值输入到第一寄存器；转换所述开关，将所述漏电流检测MIS晶体管的漏极连接到所述第二输入端，将所述 参考电位端连接到所述第一输入端，调整所述漏电流检测MIS晶体管的衬底电压，并将其 衬底电压设定值输入到第二寄存器；以及取在所述第一寄存器中存储的衬底电压设定值和在所述第二寄存器中存储的衬底电 压设定值的平均值，将所述取了平均的衬底电压设定值存储在第三寄存器中，在所述内部 电路正常操作时，基于在所述第三寄存器中存储的衬底电压设定值生成衬底电压，以校正 所述比较器的DC偏移。
3. 如权利要求1所述的半导体集成电路装置，其中，所述衬底电压控制块包括限制单 元，输出对输出衬底电压的上限和下限施加了限制而得到的电压值，所述输出衬底电压是 基于所述比较器的比较结果输出的。
4. 如权利要求3所述的半导体集成电路装置，其中，将所述衬底电压控制块的输出电 压值的上限设置成大于或等于所述内部电路的电源电压并设置在漏电流检测NchMIS晶体 管不显示出双极特性的范围中，而且将所述输出电压值的下限设置成小于所述内部电路的 所述电源电压并设置成在所述漏电流检测NchMIS晶体管不出现GIDL效应的范围中。
5. 如权利要求3所述的半导体集成电路装置，其中，将所述衬底电压控制块的输出电 压值的下限设置成低于所述内部电路的电源电压并设置在漏电流检测PchMIS晶体管不显 示出双极特性的范围中，而且将所述输出电压值的上限设置成大于或等于所述内部电路的 所述电源电压并设置成在所述漏电流检测PchMIS晶体管不出现GIDL效应的范围中。
6. 如权利要求1所述的半导体集成电路装置，其中，所述衬底电压控制块安置在对衬 底进行电划分而成的多个电路块的每个电路块中。
7. 如权利要求6所述的半导体集成电路装置，其中，所述MIS晶体管是SOI结构。
8. 如权利要求1所述的半导体集成电路装置，其中 所述内部电路具有CMIS电路；使用了漏电流检测NchMIS晶体管的漏电流检测电路以及所述衬底电压控制块控制用 于所述CMIS电路的NchMIS晶体管的阈值电压；以及使用了漏电流检测PchMIS晶体管的漏电流检测电路以及所述衬底电压控制块控制用 于所述CMIS电路的PchMIS晶体管的阈值电压。
全文摘要
文档编号H03K17/687GK101697485SQ20091017731
公开日2010年4月21日 申请日期2006年7月27日 优先权日2005年7月27日
发明者伊藤稔 申请人:松下电器产业株式会社;