专利名称：一种高斯白噪声发生器及实现方法
技术领域：
本发明涉及噪声发生器技术领域，尤其涉及一种高斯白噪声发生器及实现方法。
背景技术：
现有的硬件高斯噪声发生器通常分为物理噪声发生器和数字合成噪声发生器两类。虽然物理噪声发生器精度较高，但是实现电路较为复杂，所以在工程中多选用数字式噪声发生器。实际应用中，希望设计的噪声发生器的输出在时域具有很好的高斯特性，同时在频域也具有大带宽，然而由于这两者之间的矛盾性，无法同时获得良好的时域高斯特性和频域上的大带宽。也就是说，现有的数字噪声发生器存在的缺点是尽管能获得输出噪声的统计特性，但是输出噪声的带宽很窄。
发明内容
为了克服现有技术中的不足，本发明提供一种数字式高斯白噪声发生器，在获得好的时域高斯噪声信号的同时，得到尽可能大的输出带宽。
本发明提供一种的噪声发生器可产生带宽3MHz-45MHz该高斯白噪声发生器在获得时域良好的高斯统计特性的同时，可输出的最大带宽是45MHz。
通过本发明提供的数字式高斯白噪声发生器可实现本发明的发明目的。本发明的数字式高斯白噪声发生器包括 伪随机序列生成器，用于产生伪随机序列；优选地，采用FPGA芯片实现该伪随机序列生成器； FIR滤波器，其输入端接收伪随机序列生成器生成的伪随机序列，该FIR滤波器用于对所述伪随机序列进行滤波，获得带限高斯白噪声序列；优选地，FIR滤波器也通过该FPGA芯片实现； 数模转换器(DAC)，其输入端接收FIR滤波器输出的带限高斯白噪声序列，DAC将该所述带限高斯白噪声序列的数字信号转为模拟信号； 低通滤波器，其输入端接收数模转换器DAC输出的高斯白噪声，该低通滤波器将高斯白噪声的无用高次谐波滤除，然后输出到高速放大器；优选地，低通滤波器采用LC电路实现； 高速放大器，其输入端接收低通滤波器输出的高斯白噪声，然后将其放大并输出到基带噪声；优选地，高速放大器采用运放芯片实现。
优选地，所述伪随机序列是在FPGA(Field Programmable Gate Array)平台上生成高速m序列伪随机码。
优选地，对所述序列进行FIR(Finite Impulse Response，有限冲激响应)数字滤波处理得到带限高斯白噪声数字序列。
优选地，将得到的带限高斯白噪声数字序列通过高速DAC(Digital AnalogConverter，数模转换器)和滤波放大，即转换为模拟高斯白噪声信号。
优选地，将得到的模拟高斯白噪声信号通过LC低通滤波器电路进行滤波。
优选地，将得到的低通滤波后的模拟高斯白噪声通过高速放大电路进行放大。
通过本发明的数字式高斯白噪声发生器实现在获得好的时域高斯噪声信号的同时，得到尽可能大的输出带宽。
图1是按照本发明的一个实施方式的高斯白噪声发生器示意框图。
图2是按照本发明的一个实施方式的用采样频率归一化后的m序列功率谱密度示意图。
图3是按照本发明的一个实施方式的FIR滤波器示意结构图。
图4是按照本发明的一个实施方式的FIR滤波器加权参数曲线。
图5是按照本发明的一个实施方式的输出不同噪声带宽的模拟信号采样统计的直方图和频谱图。
图6是按照本发明的一个实施方式的m序列生成装置的结构示意图。
图7是按照本发明的另一个实施方式的高斯白噪声发生器示意框图。
图8是按照本发明的一个实施方式的Gold码序列生成装置的结构示意图。
为了进一步说明本发明的原理及特性，以下结合附图和具体实施方式
对本发明进行详细说明。
具体实施例方式 下面结合附图详细描述本发明的具体实施方式
。
图1是按照本发明的一个实施方式的高斯白噪声发生器示意框图。
如图1所示，按照本发明的一个实施方式，高斯白噪声发生器包括 伪随机序列生成器，用于产生伪随机序列。在本实施方式中，优选地，伪随机序列生成器是m序列生成装置，并通过FPGA芯片实现所述m序列生成装置。
FIR滤波器，其通过FPGA芯片内部连接到m序列生成装置的输出，对m序列生成装置产生的m序列进行滤波，获得带限高斯白噪声序列。优选地，FIR滤波器同样通过FPGA芯片实现。
数模转换器(DAC)，其通过多路数据电路连接到FIR滤波器的输出，将所述带限高斯白噪声序列的数字信号转为模拟信号。通过DAC芯片内置的电路功能实现该转换，转换后的模拟信号是带限模拟高斯白噪声信号。
低通滤波器，其通过电阻电容电路连接到数模转换器的输出，抑制高斯白噪声的无用高次谐波，得到去除了高次谐波的模拟高斯白噪声。
高速放大器，其通过运算放大电路连接到低通滤波器的输出，用于放大模拟高斯白噪声信号并将其输出。
伪随机码(PN，Pseudo-random Number)的性能指标直接影响产生宽带白噪声的随机性，是系统设计的关键。通常产生伪随机码的电路为一个反馈移存器，它可分为线性和非线性两类。前者产生出的周期最长的二进制数字序列为最大长度线性反馈移存器序列，简称m序列。根据本发明的一个实施例，通过所述伪随机序列生成器(即m序列生成装置)产生m序列伪随机码。
产生m序列的反馈移存器的递推方程可以写为 它给出了移位输入an与移位前各级状态的关系，从而决定了移位寄存器的反馈连接和序列的结构。其具体反馈连接和序列结构如图6所示。本领域的技术人员很容易理解，通过FPGA硬件即可实现图6所示的电路结构。公式(1)中的ci表示反馈线的连接状态，ai表示移位寄存器的状态，
表示模2相加。
m序列的自相关函数可表示为 上式为一个周期(m＝2n-1)内的函数，其中Tn为伪随机噪声码元的宽度，j取值为整数。整个时域的自相关函数的周期为m＝2n-1。信号的自相关函数与功率谱密度构成一对傅里叶变换，因此m序列的自相关函数经过傅里叶变换，其功率谱密度为 ω表示频率，δ表示冲激信号。
假定零频处的功率为1，那么功率下降为0.5处的频率为 其典型的功率谱密度如下图2所示。其中，图2中的横轴表示归一化的频率，范围从0-1，没有单位；纵轴表示功率谱的幅度，单位是dB。
由图2可以看出，m序列的功率谱密度的包络是(sin x/x)2形的，它在伪随机序列基本时钟频率的约45％带宽内具有均匀功率谱密度，所以用滤波器滤除该频带内的信号就可以近似看作带限白噪声。
下面分析m序列的统计特性。假设有一个由n个寄存器产生的m序列，该序列的周期为 L＝2n-1 (5) 这也是n个寄存器所能有的非全零的状态总数。在这n个寄存器中任意选p个(0＜p＜n)寄存器组成一个二进制数x，该数x的取值范围是 0≤x≤2p-1 (6) x在一个m序列周期内取其取值范围内的任一非零数的次数为2n-p，同理，x在一个m序列周期内取零的次数为2n-p-1，当n-p为较大整数时可以忽略减一的影响，所以，一个m序列周期里，x在其取值范围内是一个平均分布，其分布概率是 由式(2)可知，m序列中任意一个片断和它的一个位移之间的自相关函数都是很小的，所以式(6)中的变量x可被认为前后不相关。
m序列的功率谱是固定的，要生成带宽可调的数字噪声序列需要对m序列进行低通数字滤波，根据本发明的一个具体实施例，采用FIR数字滤波器，该滤波器的结构如图3所示。
由Lindeberg定理可知，设有独立随机变量序列{ξk}，且Eξk＝ak，k＝1，2，L，n，则 该定理证明了由大量微小的而且独立的随机因素引起并积累而成的变量，必是一个正态随机变量。
FIR滤波器的单位冲激相应为h(n)，0≤n≤N-1，输入函数为x(i)，则输出函数y(i)可以书写为 式(10)可画成如图3所示的框图形式。
如图3所示，图3的输入是由FPGA产生的m序列(即，白噪声序列输入函数x(i))，输出是经过FIR数字滤波的带限数字高斯白噪声(即，输出函数y(i))。h(0)至h(n-1)表示FIR滤波器的滤波器系数。图3中的方框表示延时单元，输入的信号经过延时单元后，分别和FIR滤波器的系数相乘，得到最终的带限数字高斯白噪声。
由图3可以看出，FIR的滤波过程实质上就是一个延迟后加权相加的过程，即滤波输出y(i)是输入x(i)以及它的前N-1个状态的加权叠加。式(3)已经计算了m序列的自相关函数，它与上一个状态和更上的状态仅有极小的相关性，此处可以看作不相关。这里应用的是37阶偶对称FIR，进行HAMMING加窗处理，带宽为0.28f0＝42MHz(f0＝150MHz)，归一化后的加权系数曲线如图4所示。
图4的横坐标表示FIR滤波器的系数的项数，一共37项，纵轴表示FIR滤波器的系数。
从图4可以看出，横坐标的第17、18和19项的FIR系数都超过了20％，在滤波中共同起最大的作用；第16和20项的权值都是15％左右，在滤波中起次重要作用；然后是横坐标的第15和21项，权值为5％；越往两端权值越小。在现有技术中如果有5个相互独立的量叠加起来就可以近似看成高斯分布，当有7个相互独立的量是就是高斯分布的较好的逼近，在图4中有7个较大的相互独立的变量(横坐标第15项到21项)，还有30个较小的相互独立的变量，所以可以认为是较好的高斯分布。
当FIR滤波器的带宽较小的时候，由于加权系数的大小比较平均，所以输出噪声的统计概率将更接近于高斯形。当FIR滤波器的带宽较小时，可用带宽0.02f0＝3MHz(f0＝150MHz)时，采用HAMMING加窗处理相应归一化后的加权系数的曲线也在图4中。从图4可以看到全部37项中贡献最大的仍然为第18项，其权值达到了5.3％，起最大的作用；贡献最小的是第0和36项，其权值都是0.8％。其规律仍然是越往两端权值越小，但不同的是该曲线中的各项之间均匀的多，由这样均匀的37项独立的均匀分布变量的合成可以认为是非常好的高斯分布。
图5是在输出噪声带宽分别为0.02f0＝3MHz、0.067f0＝10MHz、0.28f0＝42MHz、0.36f0＝54MHz和0.45f0＝66MHz(f0＝150MHz)情况下，FPGA输出的数字噪声信号经过数模转换器(DAC)变为模拟信号，接着通过前述低通滤波器和高速放大器进行滤波、放大之后输出的带限模拟高斯白噪声，用高速示波器按照噪声发生平台速度(即FPGA的速度f0＝150MHz)采样20,000个样本值进行统计的直方图(图5左列a1-e1的图形，即分别为3MHz(a1)、10MHz(b1)、42MHz(c1)、54MHz(d1)、66Mhz(e1)的带宽统计直方图)和用频谱仪记录的噪声频谱(图5右列a2-e2的图形，即分别为3MHz(a2)、10MHz(b2)、42MHz(c2)、54MHz(d2)、66Mhz(e2)的带宽频谱图)。
从图5的左列图形可以看到，在输出噪声带宽为0.02f0＝3MHz、0.067f0＝10MHz时候，其统计曲线平滑、对称，是很好的高斯形状；当输出噪声带宽为0.28f0＝42MHz时候，统计曲线有一些恶化，也可以认为是高斯形状的近似；但是当输出噪声带宽为0.36f0＝54MHz时候，统计曲线明显改变，已经不能看做高斯分布了。因此，能够得到时域好的高斯分布的范围是0.02f0＝3MHz到0.28f0＝42MHz。
从图5的右列图形可以看到，随着输出噪声带宽的减小，输出噪声的带内平坦度指标明显的恶化当输出噪声带宽为0.36f0＝54MHz时候，带内总波动为±3dB，单位宽度波动为±0.055dB/MHz；当输出噪声带宽为0.28f0＝42MHz时候，带内总波动为±3dB，单位宽度波动为±0.07dB/MHz；当输出噪声带宽为0.02f0＝3MHz时候，带内总波动为±3dB，单位宽度波动为±1dB/MHz，而且带外抑制很差，每倍频程仅下降6dB左右，该情况是FIR滤波器在低通小带宽情况下固有的拟合误差。因此，输出噪声带宽不能小于0.06f0＝9MHz。因此，在输出噪声的带内平坦度较好的情况下，输出高斯白噪声的范围是0.06f0＝9MHz到0.36f0＝54MHz。
综合这两个方面，既能够得到好的高斯时域统计特性，又能够得到较好带内平坦度的高斯白噪声范围是0.06f0≤f≤028f0。也就是说，在设计数字高斯白噪声发生器的时候，如果噪声发生器的速度f0已经确定，比如是150MHz，则设计的输出的高斯白噪声的带宽应当选择在0.06f0≤f≤0.28f0之间，即9MHz到42MHz之间。
本发明的创新之处在于当设计数字高斯白噪声发生器时，为输出的高斯白噪声的带宽选择了一个较合理的范围0.06f0≤f≤0.28f0，在该范围内，输出的高斯白噪声的统计特性和频带内的平坦度都能够达到较好的指标。
即在噪声发生速度f0一定的情况下，既能够得到较好的带内平坦度又能保证良好的统计特性的输出带宽范围是0.06f0≤f≤0.28f0，即最大带宽不能超过0.28f0，最小带宽不能小于0.06f0。
图7是按照本发明的另一个实施方式的高斯白噪声发生器示意框图。
如图7所示，高斯白噪声发生器包括 伪随机序列生成器，用于产生伪随机序列。在本实施方式中，优选地，伪随机序列生成器是Gold码序列生成装置，并通过FPGA芯片实现所述Gold码序列生成装置。
FIR滤波器，其通过FPGA芯片内部连接到Gold码序列生成装置的输出，对Gold码序列生成装置产生的Gold码序列进行滤波，获得带限高斯白噪声序列。优选地，FIR滤波器同样通过FPGA芯片实现。
数模转换器(DAC)，其通过多路数据电路连接到FIR滤波器的输出，将所述带限高斯白噪声序列的数字信号转为模拟信号。通过DAC芯片内置的电路功能实现该转换，转换后的模拟信号是带限模拟高斯白噪声信号。
低通滤波器，其通过电阻电容电路连接到数模转换器的输出，抑制高斯白噪声的无用高次谐波，得到去除了高次谐波的模拟高斯白噪声。
高速放大器，其通过运算放大电路连接到低通滤波器的输出，用于放大模拟高斯白噪声信号并将其输出。
图8是按照本发明的一个实施方式的Gold码序列生成装置的结构示意图。Gold码序列是用一对周期和速率均相同的m序列(即图8中的第一m序列1和第二m序列m2)对模2加后得到的，其自相关性能比m序列更优。图8中的“n级m序列发生器”中“n级”表示有n个移位寄存器，“时钟”表明这两个m序列发生器的产生是同步的，由时钟来保持它们产生的同步。
虽然以上描述了本发明的具体实施方式
，但是本领域的技术人员应当理解，这些具体实施方式
仅是举例说明，本领域的技术人员在不脱离本发明的原理和实质的情况下，可以对上述方法和系统的细节进行各种省略、替换和改变。例如，合并上述方法步骤，从而按照实质相同的方法执行实质相同的功能以实现实质相同的结果则属于本发明的范围。因此，本发明的范围仅由所附权利要求书限定。
权利要求
1.一种高斯白噪声发生器，用于产生同时具有良好时域高斯特性和频域大带宽的噪声，包括
伪随机序列生成器，用于产生伪随机序列；
FIR滤波器，其输入端接收伪随机序列生成器生成的伪随机序列，用于对所述伪随机序列进行滤波，获得带限高斯白噪声序列；
数模转换器，其输入端接收FIR滤波器输出的带限高斯白噪声序列，用于将所述带限高斯白噪声序列的数字信号转为带限高斯白噪声序列模拟信号；
低通滤波器，其输入端接收数模转换器输出的带限高斯白噪声序列模拟信号，用于将带限高斯白噪声序列模拟信号的无用高次谐波滤除，然后将滤波后的高斯白噪声信号输出到高速放大器；
高速放大器，其输入端接收低通滤波器输出的滤波后的高斯白噪声信号，用于对滤波后的高斯白噪声信号进行放大，然后将放大后的信号输出给基带噪声。
2.根据权利要求1的高斯白噪声发生器，其特征在于，所述伪随机序列生成器是m序列生成装置，产生的伪随机序列是m序列；或产生的伪随机序列是Gold码序列。
3.根据权利要求1-2的高斯白噪声发生器，其特征在于，伪随机序列生成器和FIR滤波器由FPGA芯片实现。
4.根据权利要求1-3的高斯白噪声发生器，其特征在于，低通滤波器采用LC电路实现；高速放大器采用运放芯片实现。
5.一种产生高斯白噪声的方法，用于产生同时具有良好时域高斯特性和频域大带宽的噪声，包括
通过伪随机序列生成器产生伪随机序列；
通过FIR滤波器接收伪随机序列生成器生成的伪随机序列，对所述伪随机序列进行滤波，获得带限高斯白噪声序列；
通过数模转换器接收FIR滤波器输出的带限高斯白噪声序列，将所述带限高斯白噪声序列的数字信号转为带限高斯白噪声序列模拟信号；
通过低通滤波器接收数模转换器输出的带限高斯白噪声序列模拟信号，将带限高斯白噪声序列模拟信号的无用高次谐波滤除，然后将滤波后的高斯白噪声信号输出到高速放大器；
通过高速放大器接收低通滤波器输出的滤波后的高斯白噪声信号，对滤波后的高斯白噪声信号进行放大，然后将放大后的信号输出给基带噪声。
6.根据权利要求5的产生高斯白噪声的方法，其特征在于，所述伪随机序列生成器是m序列生成装置，产生的伪随机序列是m序列。
7.根据权利要求6的产生高斯白噪声的方法，其特征在于，所述伪随机序列生成器是Gold码序列生成装置，产生的伪随机序列是Gold码序列。
8.根据权利要求6或7的产生高斯白噪声的方法，其特征在于，伪随机序列生成器和FIR滤波器由FPGA芯片实现。
9.根据权利要求6或7的产生高斯白噪声的方法，其特征在于，低通滤波器采用LC电路实现。
10.根据权利要求6或7的产生高斯白噪声的方法，其特征在于，高速放大器采用运放芯片实现。
全文摘要
一种高斯白噪声发生器及实现方法，涉及噪声发生器技术领域。通过本发明的数字式高斯白噪声发生器实现在获得好的时域高斯噪声信号的同时，得到尽可能大的输出带宽。它包括伪随机序列生成器，用来产生伪随机序列；FIR滤波器，对伪随机序列滤波，得到带限高斯白噪声序列；数模转换器，将数字信号转为模拟信号；低通滤波器，抑制带外噪声干扰；高速放大器，放大噪声信号。
文档编号H03B29/00GK101807880SQ20091024280
公开日2010年8月18日 申请日期2009年12月17日 优先权日2009年12月17日
发明者申艳 申请人:北京交通大学