专利名称：一种高速宽带可编程的数字分频器的制作方法
技术领域：
本发明涉及一种数字分频器，尤其涉及一种高速宽带可编程的数字分频器，属于 CMOS数字电路设计技术。
背景技术：
频率综合器是现代通信系统中重要的组成模块，其操作频率主要受到分频器和压 控振荡器的限制。图1是传统的TSPCUruesingle-phase clocked)除2分频器的结构示 意图，在多频段应用中，频率综合器进行频段选择时需要分频器对分频比进行调整，而传统 的级联型的除2分频器，如图1所示，由于其内部结点少，寄生电容值小，因而具有工作频率 高和带宽大的优点，得到广泛的应用，但由于没有重载输入，基于TSPC结构的分频器只能 进行除2分频，不具有可编程性，即只能提供2平方倍的分频比；而可编程分频器可提供任 意分频比，且具有较高的分辨率。同时，整数分频器相对于小数分频器具有低复杂度，低成 本和较低的边带杂散等优点，因而可编程整数分频器得到了更广泛的应用。随着通信技术的不断变革，目前大部分的研究工作都集中在如何提高分频器的工 作频率和应对多标准宽带的应用中。例如，由中国广播电视科学院主导提出的具有自主知 识产权的移动电视标准CMMB (ChinaMobileMultimedia Broadcasting)，要求频率综合器分 别工作在UHF波段070MHz 798MHz)和S波段Q635MHz ^60MHz)，每个频道间隔为 8MHZ。因此对频率综合器中的高速宽带可编程分频器提出了更高的要求，要求其高速，宽 带，且具有高分辨。
发明内容
本发明针对目前对频率综合器中的高速宽带可编程分频器提出了更高要求的需 要，提供了一种高速宽带可编程的数字分频器。本发明解决上述技术问题的技术方案如下一种高速宽带可编程的数字分频器包 括重载单元，比特单元和终止逻辑控制检测器单元；所述重载单元，用于接受预先设定的分 频数，输出给比特单元，并当终止逻辑控制检测器单元输出一个高电平重置脉冲时，回到预 设值，重新开始计数；所述比特单元，用于进行分频脉冲计数；所述终止逻辑控制检测器单 元，用于检测比特单元的计数输出，同时输出分频后的时钟信号与高电平重置脉冲。进一步，所述重载单元包括与门和或门；所述与门的两个输入端分别用于接收计 数预设值和高电平重置脉冲；所述或门的两个输入端分别用于接收计数预设值和高电平重 置脉冲的反向信号；所述与门的输出端和比特单元的重载端RLD相连；所述或门的输出端 和比特单元的复位端PB相连。进一步，所述比特单元的时钟输入端用于接收需要分频的时钟信号，重载端RLD 用于接收重载单元中与门的输出，复位端PB用于接收重载单元中或门的输出；所述比特单 元用于在完成脉冲计数功能后，将计数输出至终止逻辑控制检测器。进一步，所述终止逻辑控制检测器包括与非门、或门、TSPC分频器的D触发器和反向器，时钟输入端用于接收需要分频的时钟信号；所述与非门和或门的输入端用于接收来 自比特单元的输出信号。进一步，所述比特单元的时钟输入端和终止逻辑控制检测器的时钟输入端接收同 一需要分频的时钟信号。进一步，所述比特单元的数量为大于或者等于2个。本发明的有益效果是本发明高速宽带可编程的数字分频器的结构 简单，通过采用比特单元作为分频器的计数单元，在进行分频计数工作时，类似 TSPC(truesingle-phaseclocked)分频器结构，内部结点较少，寄生电容较小，有效提高了 分频器的工作频率和带宽，并加入了可输入任意分频比的重载单元，有效提高了分频器的 分辨率，操作速度快，使分频器能工作在高达3GHZ的频率上，非常适用于高速宽带的频率 综合器电路。
图1是传统的TSPC (true single-phase clocked)除2分频器的结构示意图；图2是本发明实施例采用比特单元的!Bbit高速宽带可编程数字分频器的结构示 意图；图3是本发明实施例重载单元(Reload)的结构示意4是本发明实施例比特单元(Bit Cell)的结构示意图；图5是本发明实施例终止逻辑控制检测器(EOC detector)的结构示意图；图6是本发明实施例在工作频率为2GHZ时分频比为5的仿真波形；图7是本发明实施例在工作频率为2GHZ时分频比为6的仿真波形；图8是本发明实施例在工作频率为2GHZ时分频比为7的仿真波形。
具体实施例方式以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并 非用于限定本发明的范围。图2是本发明实施例采用比特单元的!Bbit高速宽带可编程数字分频器的结构示 意图。如图2所示，本发明实施例提供了一种采用比特单元的!Bbit高速宽带可编程数字分 频器，包括重载单元10，三个比特单元11和终止逻辑控制检测器单元12三大部分。所述三 部分模块的所完成功能如下所述重载单元10，用于接受预先设定的分频数，输出给!Bbit 比特单元11，并当终止逻辑控制检测器单元12输出一个高电平重置脉冲时，回到预设值， 重新开始计数；所述比特单元11，用于进行分频脉冲计数；所述终止逻辑控制检测器单元 12，用于检测比特单元11的计数输出，同时输出分频后的时钟信号与高电平重置脉冲。图3是本发明实施例重载单元(Reload)的结构示意图。如图3所示，所述重载单 元10包括三个与门和三个或门。由于采用的!Bbit的结构，所以预设值范围为2至23-1，即 可完成2至7的分频比。与门的两输入端分别接收计数预设值和重置脉冲；或门的两输入 端分别接收计数预设值和重置脉冲的反向信号。当完成分频计数时，终止逻辑控制检测器 会输出一个高电平重置脉冲至与门和或门的输入端，重置分频比，开始一个新的计数循环； 与门和或门的输出分别输出至比特单元的重载端RLD和复位端PB。
基于图1所示的传统的TSPC结构，本发明提出一种新型的带有重载输入和复位输 入的比特单元，如图4所示。由于本发明设计为!Bbit的可编程分频器，因此包括三个比特单元11。所述比特单 元11的时钟输入端CLK接收需要分频的时钟信号，重载端RLD和复位端PB分别接收重载 单元10中与门和或门的输出。当重载信号RLD为逻辑低平信号时，PMOS管M3、PM0S管M6 导通，PMOS管M10、匪OS管M19截止，同时MlO的截止导致PMOS管Mil、匪OS管M12、匪OS 管M13关闭，复位信号PB被屏蔽，当比特单元的时钟输入CLK为高电平时，比特单元完全等 效于一个TSPC的除2分频器进行计数分频工作，接收预设分频值，向下进行计数；当重载信 号RLD为逻辑高平信号时，PMOS管M3、PM0SM6截止，导致PMOS管Ml、PMOS管M2、匪OS管 M4、PM0S管M7关闭，输入数据信号将被禁止，同时PMOS管M10、NM0S管M19导通，当比特单 元的时钟输入CLK为高电平时，编程的比特信号PB将被加载至输出端。在上述两种工作状 态下，重载信号的传输延时和比特单元的信号传输延时共同决定了分频器的工作频率，由 于在一个分频周期内，重载信号只被加载一次，而大部分时间比特单元在进行计数工作，比 特单元等价于TSPC结构，由于TSPC结构本身具有的内部结点少，寄生电容值小，工作频率 高和带宽大的优点，因此有效提高了分频器的工作频率和带宽。图5是本发明实施例终止逻辑控制检测器(EOC detector)的结构示意图。 如图5所示，所述终止逻辑控制检测器12包括一个与非门121，一个或门122，一个 TSPC(truesingle-phase clocked)的 D 触发器 123 和一个反向器 124。时钟输入端(clkin) 接收与输入到比特单元相同的时钟信号；三个输入端il，i2，i3接收来自!Bbit比特单元11 的计数信号，三个输入端il，i2, 3与输出Reload的真值表如表1所示表1三个输入端il，i2， 3与输出Reload的真值表
权利要求
1.一种高速宽带可编程的数字分频器，其特征在于，包括重载单元(10)，比特单元 (11)和终止逻辑控制检测器单元(1 ；所述重载单元(10)，用于接受预先设定的分频数， 输出给比特单元(11)，并当终止逻辑控制检测器单元(1 输出一个高电平重置脉冲时，回 到预设值，重新开始计数；所述比特单元(11)，用于进行分频脉冲计数；所述终止逻辑控制 检测器单元(12)，用于检测比特单元(11)的计数输出，同时输出分频后的时钟信号与高电 平重置脉冲。
2.根据权利要求1所述的高速宽带可编程的数字分频器，其特征在于，所述重载单元(10)包括与门和或门；所述与门的两个输入端分别用于接收计数预设值和高电平重置脉 冲；所述或门的两个输入端分别用于接收计数预设值和高电平重置脉冲的反向信号；所述 与门的输出端和比特单元的重载端(RLD)相连；所述或门的输出端和比特单元的复位端 (PB)相连。
3.根据权利要求2所述的高速宽带可编程的数字分频器，其特征在于，所述比特单元(11)的时钟输入端用于接收需要分频的时钟信号，重载端(RLD)用于接收重载单元(10)中 与门的输出，复位端(PB)用于接收重载单元(10)中或门的输出；所述比特单元(11)用于 在完成脉冲计数功能后，将计数输出至终止逻辑控制检测器(12)。
4.根据权利要求3所述的高速宽带可编程的数字分频器，其特征在于，所述终止逻辑 控制检测器(12)包括与非门(121)、或门(122)、TSPC分频器的D触发器(123)和反向器 (IM)，时钟输入端用于接收需要分频的时钟信号；所述与非门(121)和或门(122)的输入 端用于接收来自比特单元(11)的输出信号。
5.根据权利要求4所述的高速宽带可编程的数字分频器，其特征在于，所述比特单元 (11)的时钟输入端和终止逻辑控制检测器(1 的时钟输入端接收同一需要分频的时钟信 号。
6.根据权利要求5所述的高速宽带可编程的数字分频器，其特征在于，所述比特单元 (11)的数量为大于或者等于2个。
全文摘要
本发明涉及一种高速宽带可编程的数字分频器，属于CMOS数字电路设计技术。所述数字分频器包括重载单元，比特单元和终止逻辑控制检测器单元；重载单元，用于接受预先设定的分频数，输出给比特单元，并当终止逻辑控制检测器单元输出一个高电平重置脉冲时，回到预设值，重新开始计数；比特单元，用于进行分频脉冲计数；终止逻辑控制检测器单元，用于检测比特单元的计数输出，同时输出分频后的时钟信号与高电平重置脉冲。本发明通过采用比特单元，结构简单，操作速度快，使分频器能工作在高达3GHz的频率上，适用于高速宽带的锁相环电路中。
文档编号H03K23/66GK102118158SQ20091031294
公开日2011年7月6日 申请日期2009年12月31日 优先权日2009年12月31日
发明者周玉梅, 范军, 陈铖颖 申请人:中国科学院微电子研究所