专利名称：位同步电路的制作方法
技术领域：
本实用新型涉及一种用于数字通信系统中的位同步电路。
背景技术：
目前，经典的超前-滞后型数字锁相环位同步时钟信号提取电路由高稳定度的晶 体振荡器、分频器、相位比较器和控制器组成。其中，控制器包括图1中的扣除门、附加门和 或门。相位比较器将接收码元边沿与n次分频器分频得到的本地时钟脉冲序列边沿的相位 进行比较，如不一致，输出超前/滞后脉冲，再由控制器在高频脉冲序列a中加/扣脉冲， 由分频器分频，使本地时钟相位推后/提前，经过多次调整，使本地时钟与接收码元相位一 致，达到同步的目的，原理框图如图1所示。这种经典的数字锁相环电路存在一个缺点，控 制器扣除和添加脉冲是在a路脉冲序列中直接去掉一个脉冲或在a路脉冲序列中添加一个 与a路脉冲相位相差180°的b路脉冲，如图2所示。由于鉴相器的比较方式和控制器加/ 扣脉冲位置的限制，即使位同步信号已经与接收码元同步，但是实际情况是，位同步信号的 边沿总是在接收码元的边沿的一定范围内抖动，抖动的范围与分频器的分频次数有关，并 且容易造成错锁的情况。
发明内容鉴于现有技术存在的不足，本实用新型提供了一种在数字通信系统中，用于带有 同步头的瞬时发送信息、可实现同步锁定后时钟的相位与数据沿相位不发生抖动的位同步 电路。本实用新型为实现上述目的，所采取的技术方案是一种位同步电路，包括8分频 器和输出电路，其特征在于还包括与取沿电路依次连接的鉴相器电路、控制电路及8分频 器和输出电路，所述取沿电路中的触发器D1的5脚、3脚分别与触发器D2的2脚、3脚相连， 触发器D2的2脚、5脚分别与异或门电路X0R1的1脚、2脚相连，非门电路N0T1的2脚与 触发器D1的3脚相连；所述鉴相器中的与非门电路NAND1的3脚分别与触发器D3的2脚 及触发器D4的2脚相连，触发器D3的3脚与触发器D4的3脚相连；所述控制电路中的与 非门电路NAND2的1脚分别与超前门电路AND1的1脚连接，与非门电路NAND2的2脚分别 与超前门电路AND1的2脚及滞后门电路AND2的1脚连接，与非门电路NAND2的3脚与触 发器D5的3脚连接，触发器D5的2脚、6脚相连并与超前门电路AND1的13脚连接，超前门 电路AND1的12脚与或非门电路N0R1的2脚连接，或非门电路N0R1的3脚与滞后门电路 AND2的3脚连接，所述8分频器和输出电路与或非门电路N0R1的1脚连接。本实用新型的有益效果是改进超前-滞后型数字锁相环的环路结构，使得位同 步提取的时钟与数据相位相对稳定，并且不会出现错锁的情况；本装置适用于非连续发出， 带有同步头的数字信息；采用全数字方式，可集成于可编程逻辑器件，具有结构简单、节省 硬件资源、可靠性高等优点，性能良好、工作稳定。
图1为经典数字锁相原理框图；图2为图1的a路脉冲序列扣除和添加脉冲；图3为本实用新型位同步提取原理方框图；图4为本实用新型位同步提取电路原理图并作为摘要附图；图5为图4中取沿电路数据双沿及超前和滞后时的鉴相器输出波形；图6为图4中时钟标记脉冲CLK_mark与判别时钟CLK_judge波形图；图7为图4中超前和滞后时的控制电路以及分频后的波形。
具体实施方式
改进后位同步原理框图如图3所示，数字锁相环由本地晶振生成的高频时钟源、 取沿电路、鉴相器、控制电路、分频和输出电路等组成。设外输入码元信号频率为f，该环路 中高频时钟源的输出频率为Nf，相位相差为Ji，经过鉴相器判断超前还是滞后，并输出超 前或滞后脉冲，控制电路由超前滞后脉冲对时钟源进行加/扣脉冲，后输入N/2分频器，使 分频计数器多计/少计一次数，输出相位提前/滞后2 ji /N,分频器输出的信号CLK_SYN为 位同步后的信号时钟。关于电路详细的具体实现过程，在实现方案中说明。随着外信号的 不断输入，环路经过多次调整后最终建立起同步，数字锁相环在每次相位比较时只添/减 一个脉冲，在最坏条件下(环路输出与外信号相位差为n)，锁相环要做N/2次相位调整达 到锁定。改进后的同步电路实现方案如图4所示，位同步电路，包括8分频器和输出电路， 还包括与取沿电路依次连接的鉴相器电路、控制电路及8分频器和输出电路，频率为f的接 收码元自取沿电路中的触发器D1的2脚输入，触发器D1的5脚、3脚分别与触发器D2的 2脚、3脚相连，触发器D2的2脚、5脚分别与异或门电路X0R1的1脚、2脚相连，非门电路 N0T1的1脚接入高频时钟源，频率为16f，非门电路N0T1的2脚与触发器D1的3脚相连； 鉴相器电路中的与非门电路NAND1的2脚与取沿电路中的异或门电路X0R1的3脚相连，与 非门电路NAND1的3脚分别与触发器D3的2脚及触发器D4的2脚相连，触发器D3的3脚 与触发器D4的3脚相连并与取沿电路中的非门电路N0T1的2脚连接；控制电路中的与非 门电路NAND2的1脚分别与超前门电路AND1的1脚及鉴相器电路中触发器D3的5脚连接， 与非门电路NAND2的2脚分别与超前门电路AND1的2脚及滞后门电路AND2的1脚连接， 并接收高频时钟源，频率为16f，与非门电路NAND2的3脚与触发器D5的3脚连接，触发器 D5的2脚、6脚相连并与超前门电路AND1的13脚连接，超前门电路AND1的12脚与或非门 电路N0R1的2脚连接，或非门电路N0R1的3脚与滞后门电路AND2的3脚连接，滞后门电 路AND2的2脚与鉴相器电路中的触发器D4的6脚连接，8分频器和输出电路与或非门电路 N0R1的1脚连接，8分频器和输出电路输出位同步时钟信号，同时输出时钟标记脉冲CLK_ mark和判别时钟CLK_judge，分别与鉴相器的与非门电路NAND1的1脚，触发器D4的4脚 相连。取沿电路接收端用本地16f高频时钟源对数据采样，经两级D触发器D1、D2组成 的移位寄存器整形，并由异或门X0R1取出数据的双沿Data_edge。数据沿的宽度为一个高 频时钟源周期。仿真波形如图5所示。[0016]鉴相器数据沿Data_edge送入与非门NANDl，与时钟标记脉冲CLKjnark比较，当数据沿与时钟标记脉冲相位一致时，与非门NANDl输出高电平，触发器D3、D4在高频时钟触 发下无超前滞后脉冲输出；当数据沿与时钟标记脉冲相位不一致时，与非门NANDl输出一 个数据沿负脉冲，触发器D3输出一个负脉冲，称为超前脉冲lead_pUll，触发器D4的置位端 S受判别时钟CLK_judge控制，当数据沿落在判别时钟的低电平区，也就是超前区，D4无脉 冲输出；当数据沿落在判别时钟高电平区时，也就是滞后区，D4输出一个脉冲，称为滞后脉 冲lag_pull，仿真波形如图5所示。时钟标记脉冲CLKjiiark是与位同步后的时钟有固定相位关系和脉冲宽度的负脉 冲，具体说就是距离本地时钟下降沿1/16时钟周期，脉宽为1/16时钟周期的一组脉冲，相 位如图6所示。判别时钟CLK_judge是与时钟标记脉冲相关的一组本地时钟，鉴相器就是用 它来判别数据是处于超前区还是滞后区。它们的相位关系如图6所示。时钟标记脉冲CLK_ mark和判别时钟CLK_judge都是在分频和输出电路中输出的一组波形。控制电路控制电路分两种情况。(a)处于超前区时此时，鉴相器只输出超前脉冲lead_pull，滞后门AND2关闭，无脉冲输出。超前脉 冲与反相的高频时钟源通过与非门NAND2并经过触发器D5分频，再经过超前门ANDl和或 非门NORl扣掉一个脉冲，得到调整后的时钟脉冲序列CLK_adjUst，仿真波形如图7所示。 分频后的同步时钟CLK_SYN相位就向后推了 1/16个时钟周期。(b)处于滞后区时此时，超前、滞后脉冲都有输出，滞后门AND2开启。滞后脉冲lag_pull与反相高 频时钟源通过滞后门AND2，再经过或非门NORl为时钟脉冲序列CLK_adjust添加一个脉冲， 这样分频后的同步时钟CLK_SYN相位就提前了 1/16个时钟周期，仿真波形如图7所示。分频和输出电路这部分电路由8分频器和输出电路组成。由控制电路输出的时 钟脉冲序列CLK_adjUst，经分频器分频后得到位同步时钟CLK_SYN。此部分电路还需要输 出时钟标记脉冲CLKjiiark和判别时钟CLK_judge，这两个信号已经在鉴相器电路中介绍， 可以通过组合逻辑等方法获得。位同步时钟提取有如下特点(a)鉴相不使用同步时钟沿来比较，而是取一组与时钟沿有固定相位关系的负脉 冲与数据沿比较。(b)控制电路部分加/扣脉冲均勻，使同步时钟的每次调整刚好移动1/N周期，不 会出现数据沿与同步时钟沿只有一部分重合的情况。也就不会出现我们普通数字锁相环出 现的错锁情况。(c)因为同步时钟每次调整1/N，数据也经过高频时钟源采样，所以时钟标记脉冲 与取出的数据双沿可以做到重合的情况，此时锁相环不起作用，只是把高频时钟源N分频， 保证了同步后时钟的边沿不会抖动，同时锁相环并没有关闭，对数据还是监控状态。(d)与普通数字锁相环一样，锁相环最多要做N/2次相位调整才能达到锁定，适用 于数据带有同步头的通信系统。
权利要求一种位同步电路，包括8分频器和输出电路，其特征在于还包括与取沿电路依次连接的鉴相器电路、控制电路及8分频器和输出电路，所述取沿电路中的触发器D1的5脚、3脚分别与触发器D2的2脚、3脚相连，触发器D2的2脚、5脚分别与异或门电路XOR1的1脚、2脚相连，非门电路NOT1的2脚与触发器D1的3脚相连；所述鉴相器中的与非门电路NAND1的3脚分别与触发器D3的2脚及触发器D4的2脚相连，触发器D3的3脚与触发器D4的3脚相连；所述控制电路中的与非门电路NAND2的1脚分别与超前门电路AND1的1脚连接，与非门电路NAND2的2脚分别与超前门电路AND1的2脚及滞后门电路AND2的1脚连接，与非门电路NAND2的3脚与触发器D5的3脚连接，触发器D5的2脚、6脚相连并与超前门电路AND1的13脚连接，超前门电路AND1的12脚与或非门电路NOR1的2脚连接，或非门电路NOR1的3脚与滞后门电路AND2的3脚连接，所述8分频器和输出电路与或非门电路NOR1的1脚连接。
专利摘要本实用新型涉及一种位同步电路，该电路中取沿电路中的触发器D1与触发器D2相连，其与异或门电路XOR1相连，非门电路NOT1与触发器D1相连；鉴相器中的与非门电路NAND与触发器D3及触发器D4相连，触发器D3与触发器D4相连；控制电路中的与非门电路NAND2与超前门电路AND1连接，与非门电路NAND2与超前门电路AND1及滞后门电路AND2连接，与非门电路NAND2与触发器D5连接，触发器D5与超前门电路AND1连接，超前门电路AND1与或非门电路NOR连接，或非门电路NOR1与滞后门电路AND2连接，8分频器和输出电路与或非门电路NOR1连接。该电路使得位同步提取的时钟与数据相位相对稳定，适用于非连续发出，带有同步头的数字信息；采用全数字方式，可集成于可编程逻辑器件，具有结构简单、节省硬件资源、可靠性高等优点，性能良好、工作稳定。
文档编号H03L7/18GK201563117SQ20092025132
公开日2010年8月25日 申请日期2009年12月4日 优先权日2009年12月4日
发明者孙光, 宋光伟, 李柬, 苏红, 谢建庭 申请人:天津光电通信技术有限公司