定时发生器和测试装置以及测试速率的控制方法

专利名称：定时发生器和测试装置以及测试速率的控制方法
技术领域：
本发明涉及一种半导体设备的测试技术，特别是涉及一种测试图形的周期(测试速率)的控制技术。
背景技术：
为了将测试图形提供给作为测试对象的被测试设备(DUT)，检查其动作并判断是否良好，而利用测试装置。在测试装置中搭载有图形发生器(PG)和定时发生器(TG)，所述图形发生器用于生成提供给DUT的测试图形，所述定时发生器对于将测试图形提供给DUT 的定时进行规定。测试图形的周期(频率)也被称为测试速率，并需要测试装置具有可使测试速率发生任意变化的功能。定时发生器根据其动作而被大致分为两种方式。第一方式是使用了 PLL (锁相环Wiase Locked Loop)的方式。即通过PLL电路乘以标准时钟，与被相乘的信号同步，来控制测试图形的定时。该PLL方式通过切换PLL电路的分频比，从而对测试速率进行任意设定。以下也将该方式称为PLL方式。第二方式是使用了可变延迟电路的方式。该方式根据测试速率，来设定可变延迟电路的延迟量，并使测试图形本身发生延迟，从而实现任意的测试速率。或者通过可变延迟电路，将任意的延迟提供给对测试图形的过渡定时进行规定的设置信号、以及重置信号，并与被延迟的设置信号和重置信号同步，从而使测试图形转移。这些方式也称为PA(相位累力口 Phase Accumulation)方式。近年来的半导体设备的动作速度变得日趋高速化。设备的高速化意味着测试速率的高速化，在不久的将来，将会需要测试装置具有以亚皮秒级(sub ps order)的非常高的分辨率来控制测试速率的功能。在PLL方式的定时发生器中，当以高分辨率来控制测试速率时，可采用以下方式中的任意一种，即(1)脉冲吞吐方式、或者Σ分数N-PLL方式。虽然脉冲吞吐方式具有设计很容易的优点，但也存在以下的缺点，即存在无法设定的分频比(就是无法设定的测试速率)。另一方面，虽然△ Σ分数N-PLL方式具有能够实现任意的分频比(测试速率)的优点，但也具有发生分数杂散的缺点。如果为了消除分数杂散而设置Δ Σ噪音整形 (noise shaper)，则会另外产生相位噪音增大的问题。另外，在特定的分频比中，也具有杂散增大的问题。

发明内容
在将存储器设备和非存储器设备的一部分作为对象的测试装置中，有时会需要其具有使测试速率实时不断发生变化的功能。将其称之为测试速率的RTTC控制(及时定时控制Real Time Timing Control)或者即时(On the fly)控制。由于已存在以设定了 PLL 的周期进行振荡的建立时间(或者锁定时间)，因此PLL方式的定时发生器在原理上不可能进行即时控制。
另一方面，在PA方式的定时发生器中，关于测试速率的切换，除了可变延迟电路的延迟量的切换之外没有其它的切换。在此，由于可变延迟电路的延迟量的切换非常短，因此在对测试速率进行即时控制时，可采用PA方式。PA方式的定时发生器的测试速率的分辨率，与可变延迟电路的延迟量的分辨率相对应。现在，虽然可变延迟电路由Ips 数个ps的分辨率所构成，但是如果要得到比这更高的高分辨率(例如亚皮秒(sub ps))，则硬件规模会爆发性地增大，或者不可能有实质性的设计。本发明是鉴于以上的情况而完成的，其例示的目的之一是，提供一种能以高分辨率对定时发生器的测试速率进行控制的技术。本发明的一个实施方式是关于一种定时发生器，其接收应提供给被测试设备的测试图形数据、以及对测试图形数据的周期进行设定的速率数据，并根据速率数据，对于向被测试设备输出测试图形数据的定时进行控制。定时发生器具备延迟设定数据生成部，其接收速率数据并生成延迟设定数据；以及可变延迟电路，其以规定的单位延迟量为标准，从而使测试图形数据延迟了与延迟设定数据相对应的延迟时间。速率数据包括第一速率数据以及第二速率数据，所述第一速率数据以单位延迟量的精度，来指定测试图形数据的周期；所述第二速率数据以高于单位延迟量的精度，来指定测试图形数据的周期。延迟设定数据生成部根据与第二速率数据相对应的比例，将第一值和第二值作为延迟设定数据进行时分输出，所述第一值与第一速率数据相对应；所述第二值与第一速率数据相对应、且不同于第一值。“使测试图形数据延迟”是指，除了包括使测试图形本身延迟的情况之外，也包括使表示测试图形的正沿信号和表示负沿信号中的至少一个信号进行延迟的情况，并且也是指对测试图形数据的定时有广泛影响的信号进行延迟的情况。根据该实施方式，通过第一值和第二值以及它们的出现频率，能够以比可变延迟电路的分辨率更高的分辨率，来控制测试速率。延迟设定数据生成部用于生成以1和0与第二速率数据相对应的频率而出现的串行数据列，将串行数据列的各个比特分别与第一速率数据进行相加或相减，并将其作为延迟设定数据进行输出。在这种情况下，可以将在第一速率数据中加上1之后的数据、以及第一速率数据本身设定为第一值、第二值，并且，可以根据第二速率来设定第一值、第二值的比例。延迟设定数据生成部包括标记率能够根据第二速率数据进行控制的伪随机数据发生器，可以将该伪随机数据发生器的输出作为串行数据列进行使用。在这种情况下，通过使用伪随机数据发生器，能够降低测试速率的时间偏差。延迟设定数据生成部包括对第二速率数据进行Δ Σ调制的η次(η是自然数) Δ Σ调制器，在已进行调制的第二速率数据中，可以将i次Sn)的比特列与第一速率数据的下位第i比特进行相加或相减，并将其作为延迟设定数据进行输出。在这种情况下，可以进一步适当地减少测试速率的时间偏差。延迟设定数据生成部还可以具有积分器，所述积分器每隔第一时钟的周期而对第一速率数据进行累积相加。当积分器的输出数据除以与第一时钟的周期相对应的标准值后的余数为β (β是整数)时，延迟设定数据生成部可以将第一值和第二值分别设定为与余数β相对应的值。定时发生器可以进一步使测试图形数据延迟了第一时钟的α周期的程度。本发明的另一实施方式是测试装置。该装置具有图形发生器、以及上述任意一种实施方式的定时发生器，所述图形发生器用于生成应提供给被测试设备的测试图形数据； 所述定时发生器根据速率数据，对于向被测试设备输出测试图形数据的定时进行控制。并且，本发明的另一实施方式是关于根据速率数据对测试速率进行控制的方法， 所述速率数据对于应提供给被测试设备的测试图形数据的周期进行设定。速率数据包括第一速率数据和第二速率数据，所述第一速率数据以规定的单位延迟量的精度，来指定测试图形数据的周期；所述第二速率数据以高于单位延迟量的精度，来指定测试图形数据的周期。该方法具有以下两个步骤，即、以与第二速率数据相对应的比例且以时分的方式，将与第一速率数据相对应的第一值、以及与第一速率数据相对应且不同于第一值的第二值，设定为延迟设定数据的步骤；以规定的单位延迟量为标准，从而使测试图形数据延迟了与延迟设定数据相对应的延迟时间的步骤。另外，将上述结构要素的任意组合以及本发明的结构要素和表现在方法、装置等之间进行相互替换的情况，作为本发明的实施方式也是有效的。根据本发明的某一个实施方式，能够以高分辨率对定时发生器的测试速率进行控制。


图1为表示实施方式所涉及的测试装置的结构图。图2为表示图1的定时发生器的结构示例的电路图。图3(a) (C)为表示调制器的结构示例的图。符号说明
100测试装置1图形发生器2定时发生器
3波形整形器 7判断部 14积分器 20第二加法器 200 DUT
44第二多路调制器
5驱动器
10延迟设定数椐生成部 16第一加法器 22计数器 40第一与门 46第二与门
6比较器 12调制器 18延迟电路 30可变延迟电路 42第一多路调制器 48频率乘法器
50高分辨率数据生成部 52选数器54第三加法器
60伪随机数据发生器 62 η次ΔΣ调制器
具体实施例方式下面参考附图，以优选的实施方式为基础来说明本发明。对于各个附图所表示的相同或同等的结构要素、构件、处理均标注相同的符号，并适当省略重复的说明。另外，实施方式是例示而不是限定本发明的，实施方式所描述的所有的特征及其组合，并不一定必须是发明的本质。本说明书中的“构件A与构件B相连接的状态”包括构件A和构件B在物理上被直接连接的情况；以及构件A和构件B通过不影响其电连接状态的其他构件而被间接连接的情况。同样，“构件C被设置在构件A和构件B之间的状态”，除了包括构件A和构件C、或者构件B和构件C被直接连接的情况之外，也包括通过不影响其电连接状态的其他构件而被间接连接的情况。图1表示实施方式所涉及的测试装置100的结构图。测试装置100具备图形发生器(PG) 1、定时发生器(TG) 2、波形整形器3、驱动器5、比较器6、判断部7。图形发生器1用于生成应提供给DUT200的测试图形数据DPAT。当从图形发生器1 中输出作为并行数据的测试图形数据Dpat时，通过数据并串转换(serialize!·)电路，将该测试图形数据Dpat变换为串行形式的比特列。测试装置100具有根据用户设定的指令和程序，对测试图形数据Dpat的周期进行任意设定的功能。定时发生器2接收测试图形数据Dpat、以及对测试图形数据Dpat的周期进行设定的速率数据Dmte。定时发生器2根据速率数据Dkate，来控制向DUT输出测试图形数据Dpat的定时。波形整形器(FC) 3用于接收由定时发生器2调节了定时的测试图形数据Dpat，并将数据格式设定为适合DUT200的形式。波形整形器3从其功能来说也被称为格式控制器。驱动器5用于将从波形整形器3中输出的测试图形提供给DUT200。例如当DUT200 为存储器时，测试图形被写入指定的地址。暂时被写入的测试图形再次被读出。这时，如果 DUT200是合格品，则被写入的图形与被读出的图形应该是一致的。从存储器中读出的图形， 由比较器6来判断级别，并生成设备数据Ddut。图形发生器1以用户所设定的定时来生成期望值数据Dexp。判断部7对设备数据Ddut与期望值数据Dexp —致还是不一致进行判断，并选择识别DUT200的合格品、或者进行不良场所的特定。以上是测试装置100的整体结构。下面详细说明实施方式的定时发生器2的结构。定时发生器2是PA (相位累加Wiase Accumulation)方式的定时发生器，其主要具备延迟设定数据生成部10和可变延迟电路30。延迟设定数据生成部10接收速率数据 Deate,并生成延迟设定数据Dds。可变延迟电路30是以规定的单位延迟量τ u作为标准的延迟电路，其包括例如被级联连接的多个单位延迟元件(缓冲)等。但是可变延迟电路30的结构并不仅限于此，还可以使用能够数字控制延迟量的各种各样的延迟电路。可变延迟电路30以单位延迟量τ u作为标准，从而使测试图形数据Dpat仅延迟了与延迟设定数据Dds相对应的延迟时间τ ο例如，将可变延迟电路30的延迟量τ设定为， 单位延迟量τ u乘以延迟设定数据Dds之后的值。单位延迟量τ u的范围是Ips 数个pS。 下面为了容易理解和简化说明，对Tu = Ips的情况进行说明。另外，虽然在图1以及图2中，图示了可变延迟电路30使测试图形数据Dpat本身发生延迟，但本发明并不仅限于此。例如，可变延迟电路30也可以等价地延迟边缘信号(也称为设置信号、重置信号)，所述边缘信号对测试图形数据Dpat的级别转移的边缘(正沿和负沿)的定时进行指定。在这种情况下，除了可变延迟电路30，还设置由设置信号、重置信号进行了设置、重置的RS触发器等。上述结构只要利用公知技术即可，在本发明中并不受限制。被输入到定时发生器2中的速率数据Deate包括第一速率数据Deatei和第二速率数据DKATE2。第一速率数据Dkatei以单位延迟量τ u的精度，来指定测试图形数据Dpat的周期(测试速率)。第二速率数据Deate2以高于单位延迟量τ u的精度、即Ips以下的分辨率 τ f，对测试图形数据的周期进行指定。第一速率数据Dkatei以及第二速率数据Dkate2，既可以是一系列的比特列Dkate的上位比特组和下位比特组，也可以是个别的数据。延迟设定数据生成部10将延迟设定数据Dds设定为、第一值Xl和第二值X2中的任意一个。第一值Xl是对应于第一速率数据Dkatei的值，第二值X2是与第一速率数据Dkatei 相对应、且不同于第一值Xl的值。第一值XI、第二值X2的设定方法是任意的，例如可以设定为以下的算式(1)、(2)。Xl = Deatei+ δ 1. . . (1)Χ2 = Deatei+ 5 2... (2)在这里，δ 1、δ 2是不同的整数，也可以是零或者负数。延迟设定数据生成部10以与第二速率数据Deate2相对应的比例(Yl Υ2)，将第一值Xl和第二值Χ2作为延迟设定数据Dds进行时分输出。Yl是延迟设定数据Dds取得第一值Xl的统计概率，Υ2是取得第二值Χ2的统计概率，以下的算式成立，即、Υ1+Υ2 = 1. · · (3)。在这种情况下，用以下的算式，来表示可变延迟电路30对测试图形数据Dpat提供的延迟量的时间平均值τ，即、τ = τ uX (Χ1ΧΥ1+Χ2ΧΥ2). · · (4)。当将算式⑴ (3)代入到算式⑷时，可获得以下的算式，即、τ = τ u X { (Deatei+ δ 1) X Yl+ (Deatei+ δ 2) X Υ2}= τ uXDKATE1X (Υ1+Υ2)+τ uX ( δ IXYl+δ 2ΧΥ2)= τ UXDkatei+τ uX ( δ IXYl+δ 2ΧΥ2). · · (5)。例如，当δ 1 = 0、δ 2 = 1时，可以将算式(5)写为τ = τ UXDeatei+τ uXY2. · · (5a)。例如，在要得到测试速率τ = 10. Ips的情况下，可以设为，Deatei = 10Tu=IpsΥ2 = 0. 1以上是实施方式所涉及的定时发生器2的结构和原理。算式(5)的右边第二项的 (δ1ΧΥ1+δ2ΧΥ2)的值是非整数值，也就是取分数或者小数值，该值是根据第二速率数据 Deate2而进行变化的。因此，根据实施方式所涉及的定时发生器2，就能够用高于单位延迟量 τ u的分辨率，来控制用算式( 所提供的延迟量τ。接着，对定时发生器2的具体结构的例子进行说明。图2是表示图1的定时发生器2的结构示例的电路图。定时发生器2具备延迟设定数据生成部10、可变延迟电路30、第一多路调制器 42、第二多路调制器44、第二与门46以及频率乘法器48。定时发生器2由逻辑部加和模拟部2b两个块构成，所述逻辑部加与具有第一频率Π的第一时钟LREFCLK同步进行动作； 所述模拟部2b与比第一频率fl更高的第二时钟HREFCLK同步进行动作。例如，第一时钟LREFCLK直接利用来自外部的标准时钟REFCLK。第二时钟HREFCLK 是通过频率乘法器48乘以标准时钟REFCLK而生成的。频率乘法器48可以是PLL电路或 DLL(延迟锁定环Delay Locked Loop)电路。下面，为了简化说明和容易理解，对f2 = 8ΧΠ 的情况进行说明。如上所述，定时发生器2是由PA方式构成的。延迟设定数据生成部10具备调制器12、积分器14、第二加法器20、以及计数器 22。积分器14、第二加法器20以及计数器22执行PA方式的信号处理。积分器14每隔第一时钟LREFCLK的周期而将第一速率数据Deatei进行累积相加。例如，积分器14包括第一加法器16和延迟电路18。延迟电路18用于使第一加法器16的输出数据延迟了第一时钟LREFCLK周期的程度。第一加法器16将第一速率数据 Deatei、与已被延迟了一个周期的第一加法器16的输出数据进行相加。具体地说，当连续输入作为第一速率数据Deatei的数值4时，积分器14的输出 Deatei ’以4、8、12、16...的方式进行增加。另外，不以十进制而以二进制的形式，来执行实际的信号处理。第二加法器20将积分器14的输出数据，与延迟数据Ddeuy进行相加。将延迟数据 Ddelay设定为，用于使输出到DUT的数据延迟了与测试速率无关的规定时间内。从第二加法器20中输出了数据(以下称为累积数据)Dkate3，所述数据Deate3与被累积相加的第一速率数据Dkatei相对应。累积数据Deate3除以与第一时钟LREFCLK的周期相对应的标准值Tl，从而生成了商 α和余数β。优选为，标准值Tl是2的阶乘，即Tl = 2Ρ(Ρ是自然数)。在这种情况下，由于除法与位移等价，所以不需要除法器。累积数据Dkate3的下位P比特是余数，剩下的上位比特是商α。而且，可以另外设置除法器。将商数α输入到计数器22中。计数器22对第一时钟LREFCLK进行计数，每计数 α次，将门信号Gl作为高电平。第一与门40使用门信号Gl将测试图形数据Dpat进行选通。通过该处理，测试图形数据Dpat延迟了第一时钟LREFCLK的α周期。将除余数据β输入到调制器12中。除余数据β是与第一速率数据Deatei相对应的数据。调制器12以与第二速率数据Deate2相对应的比例，将与除余数据β (第一速率数据Dkatei)相对应的第一值XI、以及与除余数据β相对应的第二值Χ2作为延迟设定数据Dds 进行时分输出。该处理可以捕捉某种调制。第一多路调制器42用于对调制器12所输出的延迟设定数据Dds进行并串行变换。 同样，第二多路调制器44用于对第一与门40的输出数据进行并串行变换。第二与门46用第二时钟HREFCLK对第二多路调制器44的输出数据进行选通(重定时)。可变延迟电路 30用于对由第二与门46所输出的测试图形数据Dpa/提供延迟，所述延迟与由第一多路调制器42所输出的延迟设定数据Dds’相对应。接着说明调制器12的结构。图3(a) (c)表示调制器12的结构示例的图。图3(a)的调制器1 具备高分辨率数据生成部50和选数器52。在选数器52 中，输入第一值XK= β + δ )和第二值Χ2(= β + δ》。高分辨率数据生成部50用于生成串行数据(以下为高分辨率数据Df)，所述串行数据以1和0与第二速率数据Dkate2的值相对应的频率而出现。在高分辨率数据Df为0时，选数器52选择第一值Xl作为延迟设定数据Dds进行输出，而在高分辨率数据Df为1时，选数器52选择第二值Χ2作为延迟设定数据Dds进行输出。另外，延迟设定数据Dds取1的概率，除了延迟设定数据Dds取第二值Χ2的概率Υ2之外没有其他的。图3 (b)的调制器1 包括高分辨率数据生成部50以及第三加法器M。调制器 12b可以适当地用于δ1 = 0的情况。高分辨率数据生成部50生成高分辨率数据Df。第三加法器M将除余数据β和高分辨率数据Df进行相加后，将其作为延迟设定数据Dds进行输出。另外，可以用减法器来代替第三加法器Μ。在这种情况下，将S 2设定为负值。高分辨率数据Df可以是1比特的比特流。在这种情况下，可适当地执行δ 1 = 0、 δ2 = 1的信号处理。在图3(a)、(b)中，优选为，高分辨率数据生成部50的结构包括伪随机数据(PRBS) 发生器，所述伪随机数据发生器的标记率能够根据第二速率数据Deate2进行控制。通过将伪随机数据PRBS作为高分辨率数据Df进行使用，可以降低测试速率的时间偏差。在图3(b)的调制器12b中，高分辨率数据Df可以是n(n是自然数)比特并行的比特流。在这种情况下，可以设定为δ1 = 0、0< δ2<2η范围内的任意值。在图3(c)的调制器12c中，高分辨率数据Df是η (η是自然数)比特并行的比特流。高分辨率数据生成部50包括η次Δ Σ调制器62。η次Δ Σ调制器62对第二速率数据Dkate2进行Δ Σ调制，并生成η比特并行的高分辨率数据Df。第三加法器M将高分辨率数据Df和除余数据β (第一速率数据Deatei)进行相加(或者相减)。在该调制器12c中， 在已进行调制的第二速率数据Dkate2中，通过将i次(1 < i < η)的比特列，与对应于除余数据β (第一速率数据Dkatei)的下位第i比特进行相加，从而生成延迟设定数据Dds。例如在使用η = 2次的Δ Σ调制器时，从η次Δ Σ调制器62中输出的高分辨率数据队取_、
、[10]、[11]的任意值，各个值的出现概率是根据第二速率数据Dkate2 而设定的。根据该结构，可以进一步地降低测试速率的时间偏差。以上是定时发生器2的结构。接着说明其动作。为了容易理解，而设定为δ 1 = 0、δ 2 = 1、Χ1 = β、Χ2 = β+1、Υ2 = DKATE2/Z1。 Zl可以是任意的常数，但当第二速率数据Deate2是m比特(m为自然数)的二进制数据时，可以设为Zl = 2m。在这种情况下，根据第二速率数据Deate2的测试速率的分辨率τ f为，τ f
=iu/2m。第二速率数据Deate2的最上位比特是τ/2，上位第二比特是τ/4......，最下位
比特是τ/2"1的位。例如当τ u = lps、m = 3时，可以用Tf = O. 125ps的分辨率来控制测试速率。当 τ u = Ips时，如果需要0. 5ps的分辨率，则只要为m = 1 (比特)即可，而如果需要0. 25ps的分辨率，则只要为m = 2(比特)即可。图3 (a)或图3(b)的伪随机数据发生器60用于将连续的8 ( = 2m)比特作为1帧， 其中，(Deate2)比特设为1。例如，当设为第一速率数据Deatei = W0011]、第二速率数据Dkate2 =
时，由于Y2 = 3/8,Yl = 1-Y2 = 5/8，因此高分辨率数据Df会成为像
、 [10010001]那样的随机数据，该随机数据是在8比特中、以3比特的比例来标记1的。这样，根据实施方式的定时发生器2，通过以时分的方式来切换延迟设定数据Dds 的值，可以将测试速率设定为分数值。测试速率的切换可以每隔测试图形数据的1比特(符号)而进行即时控制。如果定时发生器2的结构如图2所示，则可以原封不动地继承现有的定时发生器的结构，从而大幅度地减轻设计的负担。另外，由于新追加的电路集中在逻辑部加中，因此结构可以是全逻辑，模拟部2b可以原封不动地挪用现有的电路。如果从宏观长远来观察，则由定时发生器2所设定的测试速率取与某个速率数据 Deate相对应的中心值，如果从微观来看，可观察到表现出随机的特性，即抖动被重叠。应注意到该抖动包括两个成分。即、第一成分是起因于第一时钟LREFCLK以及第二时钟HREFCLK 的抖动的成分(可以说是定时发生器本来具备的抖动)，第二成分是指，伴随延迟设定数据 Dds的转移而被重叠的测试速率的波动。在此，与第一成分相比，第二成分可以是相同或者充分缩小的程度。这意味着可以采用被埋在定时发生器2本身所具有的时钟的抖动成分中的形式，而以高分辨率来控制测试速率，还应该注意到要保证分数的延迟控制不会对测试结果带来不好的影响。虽然根据实施方式对本发明进行了说明，但实施方式仅表示了本发明的原理、应用，实施方式在不偏离权利要求所规定的本发明的思想范围内，可以有多个变形例和配置的变更。产业上的可利用性本发明可以用于半导体设备的测试技术。
权利要求
1.一种定时发生器，其接收应提供给被测试设备的测试图形数据、以及对所述测试图形数据的周期进行设定的速率数据，并根据所述速率数据，对于向所述被测试设备输出所述测试图形数据的定时进行控制，其特征在于，具备延迟设定数据生成部，其接收所述速率数据，并生成延迟设定数据；可变延迟电路，其以规定的单位延迟量作为标准，从而使所述测试图形数据延迟了与所述延迟设定数据相对应的延迟时间，所述速率数据包括第一速率数据和第二速率数据，所述第一速率数据以所述单位延迟量的精度来指定所述测试图形数据的周期；所述第二速率数据以高于所述单位延迟量的精度，来指定所述测试图形数据的周期，所述延迟设定数据生成部以与所述第二速率数据相对应的比例，将第一值和第二值作为所述延迟设定数据进行时分输出，所述第一值与所述第一速率数据相对应；所述第二值与所述第一速率数据相对应、且不同于所述第一值。
2.根据权利要求1所述的定时发生器，其特征在于，所述延迟设定数据生成部用于生成以1和0与所述第二速率数据相对应的频率而出现的串行数据列，将所述串行数据列的各比特分别与所述第一速率数据进行相加或相减，并作为所述延迟设定数据进行输出。
3.根据权利要求2所述的定时发生器，其特征在于，所述延迟设定数据生成部包括标记率能够根据所述第二速率数据进行控制的伪随机数据发生器，将该伪随机数据发生器的输出作为所述串行数据列进行使用。
4.根据权利要求1所述的定时发生器，其特征在于，所述延迟设定数据生成部包括对所述第二速率数据进行△ Σ调制的η次△ Σ调制器，在已进行调制的所述第二速率数据中，将i次的比特列与所述第一速率数据的下位第i比特进行相加或相减，并作为所述延迟设定数据进行输出，其中η是自然数，并且 1 < i < η。
5.根据权利要求1至4中任意一项所述的定时发生器，其特征在于，所述延迟设定数据生成部还具备积分器，所述积分器每隔第一时钟的周期而将所述第一速率数据进行累积相加，当所述积分器的输出数据除以与所述第一时钟的周期相对应的标准值后的商为α、余数为β时，其中α是整数，β是整数，所述延迟设定数据生成部将所述第一值和所述第二值分别设定为，与所述余数β相对应的数值的同时，所述定时发生器进一步使所述测试图形数据延迟了所述第一时钟的α 周期。
6.一种测试装置，其特征在于，具备，图形发生器，其生成应提供给被测试设备的测试图形数据；权利要求1至5中任意一项所述的定时发生器，其根据速率数据，对于向所述被测试设备输出所述测试图形数据的定时进行控制。
7.一种方法，根据对于应提供给被测试设备的测试图形数据的周期进行设定的速率数据，对于将所述测试图形数据输出到所述被测试设备的测试速率进行控制，其特征在于，所述速率数据包括第一速率数据和第二速率数据，所述第一速率数据以规定的单位延迟量的精度来指定所述测试图形数据的周期；所述第二速率数据以高于所述单位延迟量的精度，来指定所述测试图形数据的周期， 所述方法具有以下的步骤以与所述第二速率数据相对应的比例且以时分的方式，将第一值和第二值设定为延迟设定数据的步骤，所述第一值与所述第一速率数据相对应；所述第二值与所述第一速率数据相对应、且不同于所述第一值；以规定的单位延迟量作为标准，从而使所述测试图形数据延迟了与所述延迟设定数据相对应的延迟时间的步骤。
8.根据权利要求7所述的方法，其特征在于， 设定所述延迟设定数据的步骤包括以下的步骤生成以1和0与所述第二速率数据相对应的频率而出现的串行数据列的步骤； 将所述串行数据列的各比特分别与所述第一速率数据进行相加或相减，并设定为所述延迟设定数据的步骤。
9.根据权利要求7所述的方法，其特征在于， 设定所述延迟设定数据的步骤包括以下的步骤将所述第二速率数据进行η次Δ Σ调制的步骤，其中η是自然数； 在已进行调制的所述第二速率数据中，将i次的比特列与所述第一速率数据的下位第 i比特进行相加或相减，并将其设定为所述延迟设定数据的步骤，其中1 < i < η。
全文摘要
延迟设定数据生成部(10)根据速率数据DRATE而生成延迟设定数据DDS。可变延迟电路(30)以规定的单位延迟量τu作为标准，从而使测试图形数据DPAT延迟了与延迟设定数据DDS相对应的延迟时间τ。第一速率数据DRATE1以单位延迟量τu的精度来指定测试图形数据的周期τ。第二速率数据DRATE2以高于单位延迟量τu的精度，来指定测试图形数据的周期。延迟设定数据生成部(10)以与第二速率数据DRATE2相对应的比例，将第一值X1和第二值X2进行时分输出，所述第一值X1和第二值X2与第一速率数据DRATE1相对应。
文档编号H03K5/13GK102204095SQ200980144118
公开日2011年9月28日 申请日期2009年10月29日 优先权日2008年12月26日
发明者冈安俊幸, 渡边大辅 申请人:株式会社爱德万测试