专利名称：时序电路中泄漏电流的降低的制作方法
技术领域：
本发明实施例涉及电子领域。特别地，本发明的实施例涉及电子设备和系统的电
源管理。
背景技术：
泄漏电流可能是从一个设备在关闭状态下泄漏出的很小的电流，由该设备的半导
体特性而导致。例如，深亚微米时段中的高泄漏电流对设备中的互补金属-氧化物半导体
(CMOS)电路的电源损耗正在起到越来越大的作用，这是由于构成CMOS电路的晶体管的阈
电压、信道长度和栅氧化层厚度因将设备成比例縮小的持续努力而持续地下降。 在设备中具有三种主要的泄漏源，即亚阈值泄漏、栅泄漏和反偏压接点泄漏。亚阈
值泄漏是由从漏极流向在亚阈区工作的晶体管源极的电流引起的。栅泄漏是由因为隧穿栅
氧和热电子注入效应而产生的从栅极穿过氧化层流向晶体管衬底的电流而引起的。反偏压
接点泄漏是由从源极或漏极流向晶体管衬底穿过反偏压二极管的电流引起的。随着晶体管
成比例縮小，每种泄漏源均相应地增大，从而导致总泄漏电流增大。 在电路中泄漏电流的大小基于施加到原始输入的输入向量。此夕卜，电路逻辑门不
同输入组合之间的泄漏电流比例可以高达10。输入向量的控制方法是一种用来降低泄漏
电流的技术。例如，在设计具有与一个组合逻辑电路相连的多级触发器的时序电路过程
中，组合逻辑电路用于降低泄漏电流或泄漏电源消耗量的最小化泄漏位(minimum leakage
bits(MLBs))可以在时序电路的设计阶段计算得出并且在时序电路的制造阶段实施。MLBs
可以在时序电路的等待模式下应用到组合逻辑电路中从而减低泄漏电流。 该实施方式通过向时序电路添加多路复用器(multiplexers)来实现，从而使到
触发器的输入在时序电路激活模式下被反馈给组合逻辑电路。相反地，MLBs在时序电路等
待模式下被反馈给使用了多路复用器的组合逻辑电路。虽然通过组合逻辑电路的泄漏电流
可以基于该方法得到降低，但是多路复用器的添加会占用使用了时序电路的设备中显著的
实际空间和/或导致相当大的时间消耗。又或者，可以施加存储器到设备中用来存储MLBs，
从而使组合逻辑电路处在等待模式时获得MLBs。虽然该方法在降低空间消耗方面比使用多
路复用器的方法更加有效，但是存储器会消耗相当高的电能来保持并移动MLBs到组合逻
辑电路。
发明内容
—种用于降低时序电路中泄漏电流的系统被披露。基于本发明的一方面，该系统 包括一组合逻辑电路、一个或多个连接到组合逻辑电路上的复位触发器、和一个或多个连 接到组合逻辑电路上的置位_复位触发器。该系统还包括一控制模块，其与复位触发器和 置位触发器连接并被配置为当该时序电路的等待模式被触发时将复位触发器复位以及将 置位-复位触发器置位。 基于本发明的另一方面，一时序电路包括多个组合逻辑电路、一个或多个连接到每个组合逻辑电路上的复位触发器、和一个或多个连接到每个组合逻辑电路上的置位_复 位触发器。该时序电路还包括一控制模块，其与复位触发器和置位_复位触发器连接并被 配置为当时序电路的等待模式被触发时将复位触发器复位并将置位_复位触发器置位。
基于本发明的另一方面，一设备包括一时序电路，其包括多个组合逻辑电路、一个 或多个连接到每个组合逻辑电路上的复位触发器、和一个或多个连接到每个组合逻辑电路 上的置位_复位触发器。该时序电路还包括一控制模块，其与复位触发器和置位_复位触 发器连接并被配置为当时序电路的等待模式被触发时将复位触发器复位并将置位_复位 触发器置位。该设备还包括一电源管理单元，其与该控制模块连接以在时序电路的等待模 式被触发时向其发送一休眠信号。 在这里披露的系统和设备可以在任何装置内采用来实现各种用途，并且其他特征 可以从所附附图和后续的详细描述中清楚地了解。
多个优选实施例参照如下附图进行描述
图1示出了基于一实施例的具有用于降低泄漏电流的一系统的示例时序电路；
图2A示出了基于一实施例的图1中系统的示例电路；
图2B示出了基于一实施例的图2A中示出的电路运行的示例真值表；
图3A示出了基于一实施例的图1中系统的另一示例电路；
图3B示出了基于一实施例的图3A中示出的电路运行的示例真值表； 图4示出了基于一实施例的带有图1中的时序电路的示例设备；
这里描述的附图仅是为了解释说明，并不是对当前披露的范围作出任何限制。
具体实施例方式
这里披露了用于降低时序电路中泄漏电流的系统和设备。在下面对本发明实施例
的详细描述中，是参照作为本详细描述一部分的附图，附图中示出了可实施本发明的特定 实施例。这些实施例充分地进行描述以使本领域技术人员可以实施本发明，并且可以理解 的是其他实施例也可以实施，并可作出不脱离本发明的范围的改变。因此，下面的详细描述 并不是用来进行限制理解，本发明的保护范围只能由所附权利要求来进行限定。 图1示出了基于一实施例的一具有用于降低泄漏电流的系统150的示例时序电路 100。特别地，图1示出了时序电路的管线。时序电路100包括多个组合逻辑电路102A-N、 多个复位触发器104A-N， 108A-N和112A-N，和多个置位-复位触发器106A-N， 110A-N和 114A-N。该时序电路100还具有一控制模块116。 组合逻辑电路102A-N可以是由多个逻辑门(例如与、或、与非、或非等)构成的电 路，并被配置成用于对从连接到组合逻辑电路上102A-N上的触发器接收到的输入120A-N 和122A-N进行布尔运算。在一示例实现方式中，复位触发器104A-N， 108A-N和112A-N和置 位_复位触发器106A-N， 110A-N和114A-N可以是D型触发器。另外，复位触发器104A-N， 108A-N和112A-N和置位-复位触发器106A-N， 110A-N和114A-N可以是异步的或同步的。
如图所示，复位触发器104A-N和置位-复位触发器106A-N连接到组合逻辑电路 102A上。另外，复位触发器108A-N和置位-复位触发器IIOA-N连接到组合逻辑电路102A和组合逻辑电路102B上。需要注意的是，时序电路100中的两个相邻的组合逻辑电路是通 过复位触发器和置位-复位触发器而相互连接的。另外，如图所示，组合逻辑电路102N连 接到复位触发器112A-N和置位-复位触发器114A-N上。 控制模块116连接到复位触发器104A-N， 108A-N和112A-N以及置位-复位触发器 106A-N，110A-N和114A-N上。在一示例实施例中，控制模块116包括一个连接到复位触发 器104A-N， 108A-N和112A-N上的"或"门，和一个连接到置位-复位触发器106A_N， 110A-N 和114A-N的"与"门。从图1中可以看出，控制模块116、复位触发器104A-N、置位-复位 触发器106A-N和组合逻辑电路102A构成了降低泄漏电流的系统150。可以理解到，时序电 路100可以包括控制模块116和连接到组合逻辑电路上的多层输入触发器。
在时序电路100处于激活模式时，输入120A-N分别进入复位触发器104A_N。同样 地，输入122A-N分别进入置位_复位触发器106A-N。使用输入120A-N和122A-N，复位触 发器104A-N和置位-复位触发器106A-N驱动组合逻辑电路102A。组合逻辑电路102A的 输出被存储或保持在复位触发器108A-N和置位-复位触发器110A-N中从而驱动组合逻辑 电路102B。当通过多层触发器和组合逻辑电路组之后，生成了输出124A-N和126A-N。
当时序电路100的等待或休眠模式(例如，或者是具有时序电路100的一个设备) 被触发时(例如，接收到一控制信号118)，控制模块116被配置成将复位触发器104A-N， 108A-N和112A-N复位并将置位_复位触发器106A-N， 110A-N和114A-N置位。控制信号 118(例如，一个激活低电平休眠信号)当时序电路100的等待或休眠模式被触发时被控制 模块116接收并处理。当时序电路IOO被重新激活时，控制模块116为透明并将复位和置 位信号直接传递到触发器。 基于本发明的一实施例，当设计时序电路100时可以使用如下过程。为了设计时 序电路100，将一个综合的、布图的并时间封闭的连线表作为一个来自逻辑综合工具的输 入。对于全部组合逻辑电路102A-N，最小化泄漏位(MLBs)通过使用一种本领域技术人员所 公知的输入向量控制方法而计算得出。之后，时序电路100中的复位触发器，其导致MLB的 逻辑值为"l"，被置位_复位触发器(例如，置位_复位触发器106A-N， IIOA-N和114A-N) 替换。为了用置位_复位触发器106A-N， IIOA-N和114A-N来替换复位触发器，假定复位触 发器在集成过程之前就具有一激活复位低电平。 之后，带有逻辑值"O"的MLB的复位触发器(例如，复位触发器104A-N， 108A-N 和112A-N)的复位引脚逻辑连接一激活低电平休眠信号。需要注意的是，置位-复位触发 器106A-N，110A-N和114A-N的复位引脚的连接保持不变。换句话说，置位_复位触发器 106A-N， IIOA-N和114A-N的复位引脚与一复位信号相连。另外，置位-复位触发器106A-N， 110A-N和114A-N的置位引脚连接在一起，以在时序电路100进入等待模式时一反向休眠信 号可以进入该置位引脚。 之后，在改进的连线表上进行静态时序分析(STA)。需要注意的是，当插入置 位_复位触发器106A-N， 110A-N和114A-N导致任何混乱的情况时，置位_复位触发器 106A-N， 110A-N和114A-N应被等效的复位触发器替换。基于进行的STA，改进的连线表进 入结构设计工具来完成时序电路100的设计。最终，得到如图1所示的时序电路100。
图2A示出了基于一实施例的图1中系统150的示例电路200。如图所示，电路200 包括一组合逻辑电路202、异步复位触发器204A-N和异步置位-复位触发器206A_N。电路
6200还包括一个"或"门208和一个"与"门210。可以理解至lj，该"或"门208禾口"与"门210 一同组成图1的控制模块116。 在图2A中，异步复位触发器204A-N和异步置位_复位触发器206A-N都连接到组 合逻辑电路202上。"或"门208的输出连接到异步置位-复位触发器206A-N上。另外， "或"门208包括第一输入结点214和第二输入结点216，其中第一输入结点214被配置成 接收一置位信号218，第二输入结点216被配置成接收一休眠信号220。"与"门210的输出 连接到异步复位触发器204A-N上。另外，"与"门210包括第一输入端222和第二输入端 224，其中第一输入端222被配置成接收该休眠信号220，第二输入端224被配置成接收一复 位信号226。 如图所示，异步复位触发器204A-N和异步置位_复位触发器206A-N被配置成接 收输入228。在激活模式时，异步复位触发器204A-N和异步复位-置位触发器206A-N将输 入228引入组合逻辑电路202上来生成输出230。之后输出230作为输入进入时序电路100 的后续层。在操作的等待模式时，异步复位触发器204A-N和异步置位-复位触发器206A-N 向组合逻辑电路202提供最小化泄漏位212 (例如，0或1)。可以理解的，最小化泄漏位212 是通过使用一种输入向量控制方法而获得的。还可以理解的，最小化泄漏位212被用于提 供处在等待模式下通过组合逻辑电路202的最小化泄漏电流。 图2B示出了基于一实施例的图2A中示出的电路200运行的示例真值表250。该 真值表250示出了三种信号252和两种运行模式254。如真值表250所示，当电路200被触 发进入等待模式256时，"或"门208被配置成将激活低电平休眠信号(例如，逻辑值为0) 通过第二输入结点216翻转处理。因此，"或"门208将异步置位-复位触发器206A-N置 位。结果，异步置位_复位触发器206A-N向组合逻辑电路202提供最小化泄漏位212 (例 如，1)，从而使通过组合逻辑电路202的泄漏电流最小化。 另外，"与"门210被配置成通过第一输入端222处理激活低电平休眠信号220 (例 如，逻辑值为O)来复位异步复位触发器204A-N。这样导致异步复位触发器204A-N向组合 逻辑电路202提供最小化泄漏为212(例如，值为0)，从而使通过组合逻辑电路202的泄漏 电流最小化。 当激活模式258被触发时，"或"门208被配置成通过第一输入结点214处理置位信 号218并通过第二输入结点216处理高电平休眠信号220(例如，逻辑值为1)。因此，"或" 门208将置位信号218传递到异步置位_复位触发器206A-N上。另外，"与"门210被配置 成通过第一输入端222处理高电平休眠信号220(例如，逻辑值为1)并通过第二输入端224 处理复位信号226。因此，"与"门210将复位信号226传递到异步复位触发器204A-N上。 也就是说，控制模块，其包括"或"门208和"与"门210，在激活模式258下变为透明的，直 接向触发器传递置位信号218和复位信号226。因此，当电路200的激活模式258被触发， 而置位信号218和复位信号226不存在，异步复位触发器204A-N和异步置位-复位触发器 206A-N将输入228引入组合逻辑电路202中。结果，组合逻辑电路202产生输出230提供 给时序电路100的后续层(或多层)。 图3A示出了基于一实施例的图1中系统150的另一示例电路300。如图所示，电 路300包括一组合逻辑电路302、同步复位触发器304A-N和同步复位-置位触发器306A-N。 该电路300还包括一"或"门308和一"与"门310。可以理解的，"或"门和"与"门310 —同组成图1的控制模块116。 在图3A中，同步复位触发器304A-N和同步复位-置位触发器306A-N均与组合逻 辑电路302连接。"或"门308的输出连接到同步复位_置位触发器306A-N上。另外，"或" 门308包括一第一输入结点314和一第二输入结点316，其中第一输入结点314被配置成 接收一置位信号318，第二输入结点316被配置成接收一休眠信号320。"与"门310的输出 连接到同步复位触发器304A-N上。另外，"与"门310包括第一输入端322和第二输入端 324，其中第一输入端322被配置成接收该休眠信号320，第二输入端324被配置成接收一复 位信号326。 如图所示，同步复位触发器304A-N和同步置位_复位触发器306A-N被配置成接 收输入328。在激活模式时，同步复位触发器304A-N和同步置位-复位触发器306A-N将输 入328引入组合逻辑电路302上来生成输出330。之后输出330作为输入进入时序电路100 的后续层。在等待模式被触发时，同步复位触发器304A-N和同步置位-复位触发器306A-N 向组合逻辑电路302提供最小化泄漏位312 (例如，0或1)。可以理解的，最小化泄漏位312 是通过使用一种输入向量控制方法而获得的。还可以理解的，最小化泄漏位312被用于提 供通过处在等待模式下的组合逻辑电路302的最小化泄漏电流。 图3B示出了基于一实施例的图3A中示出的电路300运行的示例真值表350。该 真值表350示出了三种信号352和两种运行模式354。如真值表350所示的电路300的运 行处于电路300的等待模式356和激活模式358时与真值表250示出的电路200的运行相 同，因此不再在这里进行描述。 图4示出了基于一实施例的带有图1中的时序电路100的示例设备400。图4中 示出的设备400可以是任意一种使用时序电路100的电子设备，例如膝上型电脑、移动设 备、工作站、服务器、台式机等。如图所示，设备400包括一带有控制模块116(例，如图l所 示)的时序电路100和电源管理单元402。电源管理单元402连接到控制模块116上。在 一示例实施方式中，当设备400的等待模式被触发时，电源管理单元402产生一休眠信号 404(例如， 一激活低电平休眠信号)。另外，电源管理单元402将该休眠信号404发送到 控制模块116。如上所述，控制模块116基于接收到的休眠信号404将复位触发器104A-N， 108A-N和112A-N复位并将置位_复位触发器106A-N， 110A-N和114A-N置位，从而将通过 组合逻辑电路102A-N的泄漏电流最小化。 在多种实施例中，图1-4中描述的系统和设备可以通过采用复位和置位_复位触 发器以MLBs为基础帮助降低时序电路中的泄漏电流，而无需在时序电路中采用相当多的 附加组件(例如多路复用器，逻辑门等)。同样地，系统和设备可以省去在存储器中存储 MLBs的需求。此外，系统和设备可以实现当时序电路进入等待模式之后立即切断时钟，从而 节省大量的动态电能。 虽然当前实施例是参照特定示例实施例来进行描述的，但是显然可以对这些实施 例进行各种改进和变形，而不会脱离各实施例的宽阔精神和范围。例如，在这里描述的各种 设备、模块、分析器件、发生器件等均可以通过使用硬件电路(例如，互补金属-氧化物半导 体(CMOS)基础逻辑电路)、固件、软件和/或硬件、固件和/或软件的任意组合(例如，体现 在机读介质中)来实现和运行。例如，各种电子结构和方法通过使用晶体管、逻辑门和电子 电路来体现(例如，专用集成电路(ASIC))。
8
权利要求
一种用于降低时序电路中泄漏电流的系统，其包括一组合逻辑电路；至少一连接到组合逻辑电路上的复位触发器；至少一连接到组合逻辑电路上的置位-复位触发器；和一控制模块，其与该至少一复位触发器和该至少一置位触发器连接并被配置为当该时序电路的等待模式被触发时将该至少一复位触发器复位并将该至少一置位-复位触发器置位。
2. 如权利要求1所述的系统，其中该至少一复位触发器包括至少一异步复位触发器， 并且其中该至少一置位_复位触发器包括至少一异步置位_复位触发器。
3. 如权利要求1所述的系统，其中该至少一复位触发器包括至少一同步复位触发器， 并且其中该至少一置位_复位触发器包括至少一同步置位_复位触发器。
4. 如权利要求1所述的系统，其中该至少一复位触发器和至少一置位_复位触发器被 配置为向处在等待模式下的组合逻辑电路提供最小化泄漏位。
5. 如权利要求4所述的系统，其中该最小化泄漏位被用于提供通过该组合逻辑电路的 最小化泄漏电流。
6. 如权利要求4所述的系统，其中该最小化泄漏位通过使用一种输入向量控制方法来 获得。
7. 如权利要求1所述的系统，其中该控制模块包括 一连接到该至少一置位_复位触发器上的"或"门；禾口 一连接到该至少一复位触发器上的"与"门。
8. 如权利要求7所述的系统，其中该"或"门被配置为当该时序电路的等待模式被触发 时基于一接收到的激活低电平休眠信号将至少一置位_复位触发器置位。
9. 如权利要求8所述的系统，其中该"或"门包括第一输入结点和第二输入结点，其中 该"或"门被配置为通过该第二输入结点将该激活低电平休眠信号翻转处理。
10. 如权利要求9所述的系统，其中该"或"门被配置为当时序电路的激活模式被触发 时通过第二输入结点将高电平休眠信号翻转处理。
11. 如权利要求7所述的系统，其中该"与"门被配置为当时序电路的等待模式被触发 时基于接收到的一激活低电休眠信号将至少一复位触发器复位。
12. 如权利要求11所述的系统，其中该"与"门包括第一输入端和第二输入端，其中该 "与"门被配置为通过该第一端处理该激活低电平休眠信号。
13. 如权利要求12所述的系统，其中该"与"门被配置为当时序电路的激活模式被触发 时通过该第一输入端处理一高电平休眠信号。
14. 一种时序电路，其包括 多个组合逻辑电路；至少一个连接到每个组合逻辑电路上的复位触发器； 至少一个连接到每个组合逻辑电路上的置位_复位触发器；禾口一控制模块，其与至少一复位触发器和至少一置位_复位触发器连接并被配置为当时 序电路的等待模式被触发时将至少一复位触发器复位并将至少一置位_复位触发器置位。
15. 如权利要求14所述的时序电路，其中至少一复位触发器和至少一置位_复位触发器中的每一个都是基于D型触发器。
16. 如权利要求14所述的时序电路，其中至少一复位触发器包括至少一异步复位触发 器，并且其中至少一置位_复位触发器包括至少一异步置位_复位触发器。
17. 如权利要求14所述的时序电路，其中至少一复位触发器包括至少一同步复位触发 器，并且其中至少一置位_复位触发器包括至少一同步置位_复位触发器。
18. 如权利要求14所述的时序电路，其中该控制模块包括 一连接到该至少一置位_复位触发器上的"或"门；禾口 一连接到该至少一复位触发器上的"与"门。
19. 一种设备，包括 一时序电路，包括 多个组合逻辑电路；至少一个连接到每个组合逻辑电路上的复位触发器； 至少一个连接到每个组合逻辑电路上的置位_复位触发器；禾口一控制模块，其与至少一复位触发器和至少一置位_复位触发器连接并被配置为当时 序电路的等待模式被触发时将至少一复位触发器复位并将至少一置位_复位触发器置位。
20. 如权利要求19所述的设备，还包括一电源管理单元，与该控制模块连接并在时序 电路的等待模式被触发时向其发送一休眠信号。
全文摘要
公开了用于降低时序电路中泄漏电流的系统和设备。在一实施例中，一种用于降低时序电路中泄漏电流的系统包括一组合逻辑电路、一个或多个连接到组合逻辑电路上的复位触发器、和一个或多个连接到组合逻辑电路上的置位-复位触发器。该系统还包括一控制模块，其与复位触发器和置位触发器连接并被配置为当该时序电路的等待模式被触发时将复位触发器复位以及将置位-复位触发器置位。
文档编号H03K21/40GK101777908SQ20101010930
公开日2010年7月14日 申请日期2010年2月11日 优先权日2009年12月17日
发明者斯连列法斯·斯利亚迪巴托拉 申请人:Lsi公司