专利名称：一种用于高速流水线模数转换器的输入缓冲器电路的制作方法
技术领域：
本发明涉及用于通讯技术领域的集成电路，尤其涉及一种高速模数转换器的输入 缓冲器电路。
背景技术：
随着通讯行业地迅猛发展，各种电子设备正在得到广泛的使用，如手机，电脑，MP4 等。在这些电子设备中，模数转换器作为模拟信号和数字信号的接口电路已经不可或缺，而 且它的应用场合也越来越多。为了针对视频信号进行处理，一些电子设备中使用的模数转 换器是要求高速度的，这样就对模数转换器的输入带宽和线性度提出了比较高的要求。通 常的做法是把一个ADC的驱动电路做在ADC芯片的外部，这样的驱动电路一般都是一个闭 环的放大器，但是这样做不仅需要一个额外的放大器，而且占用PCB板的面积，另外还会引 入比较大的寄生电容，不利于高速和高带宽的应用。同时，即使外部驱动达到了很高的速 度，但往往会消耗很大的功耗。因此，现在比较倾向于把ADC的输入驱动电路也同样集成在 ADC芯片的内部，以提高ADC芯片的性能和可靠性。虽然这样做会增大ADC芯片的功耗和面 积，但是可以节省PCB电路设计时的空间，方便外部电路进行驱动。通常集成在芯片内部的 缓冲器电路有开环和闭环两种解决方案，本发明讨论的是闭环结构的输入缓冲器电路。理想的缓冲器电路需要在任何的信号输入幅度和输入频率条件下，输出都能完全 跟随输入的变化。但是，通常由于输入缓冲器增益、速度和线性度的限制，输出和输入之间 会存在一定的误差，导致输出信号的失真。所以，一个好的闭环缓冲器电路需要良好的线性 度，较高的增益和速度来减小非线性失真。通常用来提高输入级线性度的办法就是采用源级负反馈技术，如图la和图lb所 示，图la中的电路100和图lb中的电路101是两种传统的源级负反馈放大器，它们都可以 用来提高该电路输入级的线性度。图la的电路100中，由M0S管M100和M0S管M101构成了输入对管，输入信号Vin 接入M0S管M100的栅极，M0S管M101的栅极和漏极相连作为输出信号Vout ；输入电流源 1100和输入电流源1101分别接入M0S管M100和M0S管M101的源极；M0S管M100和M0S 管M101的源极通过电阻R100相连；M0S管M102和M0S管M103构成了电流镜的负载。图lb的电路101中，由M0S管M104和M0S管M105构成了输入对管，输入信号Vin 接入M0S管M104的栅极，M0S管M105的栅极和漏极相连作为输出信号Vout ；输入电流源 1102分别通过电阻R101和电阻R102接入M0S管M104和M0S管M105的源极；M0S管M106 和M0S管M107构成了电流镜的负载。以电路100为例，在输入对M0S管M100、M0S管M101和负反馈电阻R100的 一同作用下，可以提高电路100的线性度，关于这个的详细解释可以参考论文“CMOS transconductance amplifiers, architectures and active filters :a tutorial
E.Sanchez—Sinencio，IEEProc.，Circuits Devices Syst.，Vol 147，Issue 1。但是电路100和电路101的最大缺点就是增益比较低，因为通常普通单级运放的增益都在40dB之下，而且为了达到高速的要求而增大静态电流的话则增益会更低，这样在 闭环的系统应用中会导致输入输出有比较大的误差，会降低输入信号的无杂散动态范围 (SFDR)。另外，由于实际的电路100中的输入电流源1100，输入电流源1101以及电路101 中的电阻R101，电阻R102会存在不匹配产生更多的谐波，所以需要在大电流情况下尽量提 高这个电路的增益以确保输入信号通过缓冲器电路后有足够的信噪比和SFDR。
发明内容
本发明提供了一种用于高速流水线模数转换器的输入缓冲器电路拓扑结构，可以 满足高速信号的输入要求。本发明的输入缓冲器电路有效地减小了输入的负载电容，增大 了输出阻抗，有利于驱动大的输出负载电容，也就是后级开关电容电路中的电容。一种用于高速流水线模数转换器(Pipelined ADC)的输入缓冲器(input buffer) 电路，包括输入对管、电流镜负载、增益提升放大器和补偿电容，其中输入对管，由带源级负反馈电阻的第一 M0S管和带源级负反馈电阻的第二 M0S管 组成，第一 M0S管的栅极接输入信号，第二 M0S管的栅极与漏极相连且作为信号输出；所述的第一 M0S管的源极接第一电流源输入，所述的第二 M0S管的源极接第二电 流源输入，第一 M0S管的源极和第二 M0S管的源极通过所述的源级负反馈电阻相连接。电流镜负载，由栅极相互连接的第三M0S管和第四M0S管组成，其中第三M0S管的 漏极与第一 M0S管的漏极相连，第四M0S管的漏极与第二 M0S管的漏极相连，第三M0S管和 第四M0S管的源极接地。增益提升放大器，其中增益提升放大器正输入端与第一 M0S管的漏极相连，增益 提升放大器负输入端与第二 M0S管的漏极相连，增益提升放大器输出端与第三M0S管的栅 极相连。补偿电容，用来补偿增益提升放大器相位，补偿电容一端与第三M0S管的栅极相 连，另一端与第三M0S管的漏极相连。本发明的输入缓冲器电路为闭环结构，构成一个单位增益放大器，输出跟随输入 的变化。所述的输入对管用来接收输入的差分信号。所述的电流镜负载把输入差分信号转换为单端的输出。所述的放大器可以是简单的单级放大器，也可以是折叠共源共栅的放大器或者套 筒式共源共栅放大器，作用是提高输入缓冲器电路的增益，减小输入输出的误差。所述的补偿电容用于进行Mi 11 er补偿。
图la是现有技术中源级负反馈放大器的电路图；图lb是现有技术中另一种源级负反馈放大器的电路图；图2是本发明的输入缓冲器电路的示意图；图3是本发明中的增益提升放大器示意图；图4是本发明的输入缓冲器电路的一个具体实现电路具体实施例方式在任何的电子通讯系统中，如果需要对模拟信号进行快速地数字化处理，那么就 需要高速的模数转换器作为接口，而本发明的输入缓冲器电路可以集成在任何需要处理高 速信号的模数转换器内部，比如高速的流水线ADC前端的输入缓冲器。如前面所述，传统的源级负反馈放大器，如图1中的100，101所示，虽然具有比较 好的线性度，但是由于增益较低，闭环的输出和输入之间会有比较大的误差。而且，随着输 入信号频率的升高，输出信号的SFDR会下降比较严重，这样的输入缓冲器不符合高速模数 转换器的前端电路要求，因为高速ADC通常会需要对输入信号进行欠采样的处理，也就是 输入信号频率会超过一半的采样频率。参见图2，为本发明的输入缓冲器的电路结构图200。电路200包括输入对管，由带源级负反馈电阻的第一 M0S管M5和带源级负反馈电阻的第二 M0S 管M6组成，第一 M0S管M5的栅极接输入信号Vin，第二 M0S管M6的栅极与漏极相连且作为 信号输出Vout，第一 M0S管M5的源极接第一电流源输入13，第二 M0S管M6的源极接第二 电流源输入14，第一 M0S管M5的源极和第二 M0S管M6的源极通过所述的源级负反馈电阻 R2相连接。电流镜负载，由栅极相互连接的第三M0S管M7和第四M0S管M8组成，其中第三 M0S管M7的漏极与第一 M0S管M5的漏极相连，第四M0S管M8的漏极与第二 M0S管M6的漏 极相连，第三M0S管M7和第四M0S管M8的源极接地；增益提升放大器202，其正输入端与第一 M0S管M5的漏极相连，负输入端与第二 M0S管M6的漏极相连，输出端与第三M0S管M7的栅极相连；补偿电容C2，一端与第三M0S管M7的栅极相连，另一端与第三M0S管M7的漏极相连。由图2可以看出输入对管与电流镜负载相当于构成了一个运算放大器201，与增 益提升放大器202和一个补偿电容C2 —同构成整个输入缓冲器电路200，输入缓冲器200 接成了单位增益负反馈的结构。输入缓冲器200中有两个环路，运算放大器201是一个单 位增益负反馈环路，增益提升放大器202的作用是提升整个缓冲器电路的增益，同时形成 了第二个增益提升环路。另外，本发明中使用了补偿电容C2来补偿第二个增益提升环路， 保证环路稳定性。运算放大器201作为信号的主通路放大，运算放大器201至少由一个输入差分对， 尾电流源和电流镜负载组成，当然电流镜负载也可以用其他结构，比如共源共栅结构，来实 现运算放大器201。增益提升放大器202作为提升主运算放大器增益，同时也能对其输入两 端电压进行箝位，整个输入缓冲器电路200的低频增益就是运算放大器201的低频增益与 增益提升放大器202的低频增益之和。因为增益提升放大器202主要是为了提高输入缓冲器的增益，所以它不需要消耗 很大的电流，通常可以用简单的单级跨导放大器来实现，如图3所示电路300。当然，电路 300的实现形式并不局限于图3的结构，只要能够提供一定的低频增益和带宽的运算放大 器结构都可以用来作增益提升电路使用。图3中，由M0S管Mia和M0S管Mlb构成了输入对管，输入信号Vin的正端接入 M0S管Mia的栅极，输入信号Vin的负端接入M0S管Mlb的栅极，M0S管Mlb的漏极作为输出信号Vout ；输入电流源Idc接入M0S管Mia和M0S管Mlb的源极；M0S管M2a和M0S管 M2b构成了电流镜的负载。M0S管Mia的漏端接到二极管连接的M0S管M2a的漏端，M0S管Mlb的漏端接到 M0S管M2b的漏端。M0S管M2a和M0S管M2b组成了电流镜负载，M0S管M2a的栅与M0S管 M2b的栅连到一起，M0S管M2a和M0S管M2b的源端接地。M0S管Mia的栅端是增益提升放 大器202的正输入端，M0S管Mlb的栅端是增益提升放大器202的负输入端，M0S管Mlb的 漏端同时也是M0S管M2b的漏端接在一起，作为增益提升放大器202的输出端。参见图4，是本发明的输入缓冲器电路的一个具体实现电路400。电路400包含三 个共源共栅的电流源401，电流源402和电流源403，一个主运算放大器404，一个增益提升 运算放大器405，电路400还包括给共源共栅电流源做偏置的电压Vbl和电压Vb2。电流源401和电流源402给输入缓冲器电路的主运算放大器404提供了可靠的来 自电源端的电流，偏置电压Vbl接到M0S管M10和M0S管M12的栅端，同时偏置电压Vb2接 到了共栅M0S管Mil和共栅M0S管M13的栅端。M0S管M10和M0S管M12的源极接到了电 源端，共栅管M0S管Mil和共栅管M0S管M13的源极分别接到M0S管M10和M0S管M12的漏 端，这样的共源共栅电流源具有较高的输出阻抗，提供给主运算放大器的电流会比较稳定。整个输入缓冲器电路由主运算放大器404和增益提升运算放大器405组成，增益 提升运算放大器405是为了提升主运算放大器404的增益。在图4中，主运算放大器404 是由M0S管M16、M0S管M17、M0S管M20和M0S管M21组成，增益提升运算放大器405是由 M0S 管 M18、M0S 管 M19、M0S 管 M22 和 M0S 管 M23 组成。电流源401和电流源402都接到输入缓冲器电路的主运算放大器404，也就是共栅 M0S管Ml 1的漏端接到主运算放大器404的输入M0S管M16的源端，共栅M0S管M13的漏端 接到主运算放大器404的另一输入M0S管M17的源端。为了提高输入缓冲器电路的线性度， 通常需要采用源级负反馈技术。在图4中，主运算放大器404的输入M0S管M16和M0S管 M17的源端连接了一个电阻R10，它是一个源级负反馈电阻，使得由输入差分对M0S管M16、 M0S管M17和电阻R10形成的跨导gm更加线性。输入M0S管M16和输入M0S管M17的漏端 分别接到电流镜负载M20和电流镜负载M21的漏端，M0S管M20和M0S管M21的栅端来自 增益提升运算放大器405的输出，而M0S管M20和M0S管M21的源端接地。为了使主运算 放大器的输入差分对管更加匹配，输入M0S管M16和输入M0S管M17的衬底都分别接到了 各自的源端，消除了输入管的衬底偏置效应，使输入管匹配性更好。增益提升运算放大器405的存在使得输入缓冲器电路在闭环的时候具有更小的 输入输出误差，因为它把整个输入缓冲器电路的增益提高到了主运算放大器404的增益与 增益提升运算放大器405的增益之和。但是增益提升运算放大器会带来一定的相位变化， 所以需要一个补偿电容接在增益提升运算放大器的输出和输入之间。在图4中，电容C10 接在增益提升运算放大器405的输出和正输入端之间，也就是跨接在M0S管M20的栅端和 漏端。电容C 10保证了整个输入缓冲器电路的稳定性和高频输入时信号的良好建立。在图4中，增益提升运算放大器405由电流源403提供了来自电源的电流，电流源 403也是一个共源共栅电流源，偏置电压Vbl接到M0S管M14的栅端，偏置电压Vb2接到共 栅M0S管M15的栅端，M0S管M14的源接到电源端，共栅M0S管M15的源极和M0S管M14的 漏极相接，共栅M0S管M15的漏端提供了给增益提升运算放大器405差分输入管的电流。增益提升运算放大器405的输入差分对MOS管M18和MOS管M19的源端都接到共栅MOS管 M15的漏端，MOS管M18的栅端来自主运算放大器404中MOS管M17的漏端，MOS管M19的 栅端来自主运算放大器404中MOS管M16的漏端。.输入差分对MOS管M18和MOS管M19 的下面接到了电流镜负载MOS管M22和MOS管M23，MOS管M18的漏端接MOS管M22的漏 端，MOS管M19的漏端接到MOS管M23的漏端，MOS管M23是一个二极管连接的MOS管，MOS 管M22和MOS管M23的栅接在一起，MOS管M22和MOS管M23的源端接电源地。MOS管M22的漏端就是增益提升运算放大器405的输出，它接到主运算放大器404中MOS管M20和MOS 管M21的栅极。
权利要求
一种用于高速流水线模数转换器的输入缓冲器电路，其特征在于，包括输入对管，由带源级负反馈电阻的第一MOS管(M5)和带源级负反馈电阻的第二MOS管(M6)组成，第一MOS管(M5)的栅极接输入信号(Vin)，第二MOS管(M6)的栅极与漏极相连且作为信号输出(Vout)；电流镜负载，由栅极相互连接的第三MOS管(M7)和第四MOS管(M8)组成，其中第三MOS管(M7)的漏极与第一MOS管(M5)的漏极相连，第四MOS管(M8)的漏极与第二MOS管(M6)的漏极相连，第三MOS管(M7)和第四MOS管(M8)的源极接地；增益提升放大器(202)，其正输入端与第一MOS管(M5)的漏极相连，负输入端与第二MOS管(M6)的漏极相连，输出端与第三MOS管(M7)的栅极相连；补偿电容(C2)，一端与第三MOS管(M7)的栅极相连，另一端与第三MOS管(M7)的漏极相连。
2.根据权利要求1所述的输入缓冲器电路，其特征在于，所述的第一M0S管(M5)的源 极接第一电流源输入(13)，所述的第二 M0S管(M6)的源极接第二电流源输入(14)，第一 M0S管(M5)的源极和第二 M0S管(M6)的源极通过所述的源级负反馈电阻(R2)相连接。
全文摘要
本发明提供了一种用于高速流水线模数转换器的输入缓冲器电路，包括输入对管、电流镜负载、增益提升放大器和补偿电容。输入对管由带源级负反馈电阻的第一MOS管和带源级负反馈电阻的第二MOS管组成；电流镜负载由栅极相互连接的第三MOS管和第四MOS管组成；增益提升放大器正输入端与第一MOS管的漏极相连，增益提升放大器负输入端与第二MOS管的漏极相连，增益提升放大器输出端与第三MOS管的栅极相连；补偿电容一端与第三MOS管的栅极相连，另一端与第三MOS管的漏极相连。本发明输入缓冲器电路可以满足高速信号的输入要求，并有效地减小输入的负载电容，增大输出阻抗。
文档编号H03M1/12GK101800550SQ20101012107
公开日2010年8月11日 申请日期2010年3月10日 优先权日2010年3月10日
发明者何乐年, 张鲁 申请人:浙江大学