专利名称：预充电逻辑数字时钟占空比校准电路的制作方法
技术领域：
本发明主要应用于高速数据通信系统及数字信号处理系统中(例如高速数据存 储器、流水线型处理器等)对系统时钟的占空比进行校正，属于占空比校准电路设计的技 术领域。
背景技术：
伴随着集成电路工艺的进步，现代数字系统的工作主频不断提高，并已开始广泛 采用诸如双数据速率(DDR)、流水线等技术来获取更大的数据吞吐率。因此，数字系统对工 作时钟的信号质量也提出了更高的要求。一个优质的时钟信号应当具有快速建立、低抖动、 低偏斜的特性，并具有50%的占空比以确保满足数据信号在传输过程中建立与保持的相关 时序限制要求，保证系统的工作稳定。相对于模拟系统而言，在多数数字系统的实际应用场合中，在保证时钟信号的采 样边沿对准有效数据窗口的前提下，数字系统对时钟边沿的抖动没有非常苛刻的要求，而 是希望时钟信号能够快速建立，具有接近50%的占空比，并与原始输入时钟信号具有可预 知的固定延时。目前的占空比校准方式大体可以分为模拟方式和数字方式。模拟方式一般而言可 以获得更高的占空比校正精度、工作在更高的频率、并获得更小的边沿抖动，但是模拟方式 也存在着建立时间长，系统稳定性设计困难，以及受工艺-电压-温度(P. V. T.)变化影响 明显的缺点。相比之下，纯数字方式的占空比校准方案虽然校准精度存在离散性，但是可以 做到快速建立、绝对稳定，以及抗PVT偏差的优良特性。同时考虑到一般数字系统工作频率 的范围(例如300MHz 1. 5GHz)、对时钟的小幅边沿抖动不敏感，以及从便于与数字系统本 身集成的角度出发，在数字系统中，更适合采用数字方式来实现时钟占空比的校准工作。
发明内容
技术问题本发明旨在给出一种能够解决上述背景中提到的技术问题的数字时钟 占空比校准电路，解决在数字系统中时钟的占空比校准问题。该电路使用纯数字_开环方 式完成对输入时钟的占空比检测及占空比校准操作。技术方案本发明的目的在于，针对现有的数字方式占空比校准电路存在的不足， 提出一种在指定工艺下能在更宽的频率、占空比范围内进行占空比校准的电路结构。除此 之外，所提出的方案对工艺失配等现象也具有较好的抑制力。本发明预充电逻辑数字时钟占空比校准电路，包括输入缓冲级BUF、周期延迟线 HCDL、匹配延迟线MDL、RS触发器和电源控制模块PM，其中输入缓冲级BUF的左信号输入端 接待校准的原始输入时钟信号；输入缓冲级BUF的第一、第二信号输出端的输出信号分别 为差分形式的时钟信号、第三信号输出端的输出信号为缓冲后的时钟信号；差分形式的时 钟信号和缓冲后的时钟信号同时连接至半周期延迟线HCDL和匹配延迟线MDL的对应输入 端；半周期延迟线HCDL的输出信号即差分形式的半周期延迟时钟信号以及匹配延迟线的输出信号即差分形式的匹配延时时钟信号分别接RS触发器的差分形式的复位输入端和差 分形式的置位输入端；RS触发器的差分输出端处信号即为校准后的具有50%占空比校准 时钟信号，RS触发器的同相输出端Q+信号即为校准时钟信号CK0 ；电源控制模块PM与半周 期延迟线HCDL相连。优选地，所述的输入缓冲级BUF由单稳态脉冲产生电路PG依次串接单端转差分电 路STD、基本延迟单元SFDLY和多级反相缓冲器INV组成。优选地，所述的半周期延迟线HCDL由n级半周期延迟线单元HCDLU依次串联而 成第一级半周期延迟线单元HCDLU的第一信号输入端即DLI+接输入缓冲级BUF 的第一信号输出端输出的时钟信号，第一级半周期延迟线单元HCDLU的第二信号输入端 即DLI-接输入缓冲级BUF的第二信号输出端的输出时钟信号，第一级半周期延迟线单 元H⑶LU的第三信号输入端即延迟线使能输入端ENI接低电平，第一级半周期延迟线单 元HCDLU的第四信号输入端即QPI+接第二半周期延迟线单元HCDLU的第一信号输出端 QP0+;第一级半周期延迟线单元HCDLU的第五信号输入端即QPI-接第二半周期延迟线单元 HCDLU(201)的第二信号输出端QP0-;第一级半周期延迟线单元HCDLU的第六信号输入端 即HDLI+接第二半周期延迟线单元HCDLU的第三信号输出端HDL0+ ；第一级半周期延迟线 单元HCDLU的第七信号输入端即HDLI-接第二半周期延迟线单元HCDLU的第四信号输出端 HDL0-,第一级半周期延迟线单元HCDLU的第一信号输出端QP0+和第二信号输出端QP0-悬 空，第一级半周期延迟线单元HCDLU的第三信号输出端HDL0+即半周期延迟线HCDL输出 端的输出信号，第一级半周期延迟线单元HCDLU的第四信号输出端HDL0-即半周期延迟线 HCDL输出端的输出信号；从第二级半周期延迟线单元HCDLU开始至倒数第二级半周期延迟线单元HCDLU 中，后级半周期延迟线单元HCDLU的第一信号输入端即DLI+接前级半周期延迟线单元 HCDLU的第五信号输出端DL0+，后级半周期延迟线单元HCDLU的第二信号输入端即DLI-接 前级半周期延迟线单元HCDLU的第六信号输出端DL0-，后级半周期延迟线单元HCDLU的第 一信号输出端即QP0+接前级半周期延迟线单元HCDLU的第四信号输入端QPI+，后级半周期 延迟线单元HCDLU的第二信号输出端即QP0-接前级半周期延迟线单元HCDLU的第五信号 输入端QPI-，后级半周期延迟线单元HCDLU的第三信号输出端HDL0+接前级半周期延迟线 单元HCDLU的第六信号输入端即HDLI+ ；后级半周期延迟线单元HCDLU的第四信号输出端 HDL0-接前级半周期延迟线单元HCDLU的第七信号输入端即HDLI-；后级半周期延迟线单元 HCDLU的第三信号输入端ENI接前级半周期延迟线单元HCDLU的第七信号输出端即EN0 ；第n级半周期延迟线单元HCDLU的第一信号输入端DLI+、第二信号输入端DLI-、 第一信号输出端QP0+、第二信号输出端QP0-、第三信号输出端HDL0+、第四信号输出端 HDL0-、第三信号输入端ENI端接法同中间级，第五信号输出端DL0+、第六信号输出端DL0-、 第七信号输出端EN0端悬空，第四信号输入端QPI+、第七信号输入端HDLI-接高电平，第五 信号输入端QPI-、第六信号输入端HDLI+接低电平；所有半周期延迟线单元HCDLU的第八信号输入端即时钟信号输入端接半周期延 迟线HCDL输入端的输入时钟信号；所有半周期延迟线单元HCDLU的第九信号输入端即全局 使能端输入端接电源控制模块PM，其中n为大于5的自然数。
优选地，所述的匹配延迟线采用5级半周期延迟线单元HCDLU依次串联而成，第一 级半周期延迟线单元HCDLU的第一信号输入端即DLI+接输入缓冲级BUF的第一信号输出 端输出的时钟信号，第一级半周期延迟线单元HCDLU的第二信号输入端即DLI-接输入缓冲 级BUF的第二信号输出端输出端的输出时钟信号，第一级半周期延迟线单元HCDLU的第三 信号输入端即延迟线使能输入端ENI接低电平，第一级半周期延迟线单元HCDLU的第四信 号输入端即QPI+接第二半周期延迟线单元HCDLU的第一信号输出端QPO+ ；第一级半周期 延迟线单元HCDLU的第五信号输入端即QPI-接第二半周期延迟线单元HCDLU的第二信号 输出端QPO-；第一级半周期延迟线单元HCDLU的第六信号输入端即HDLI+接第二半周期延 迟线单元HCDLU的第三信号输出端HDLO+ ；第一级半周期延迟线单元HCDLU的第七信号输 入端即HDLI-接第二半周期延迟线单元HCDLU的第四信号输出端HDL0-，第一级半周期延迟 线单元HCDLU的第一信号输出端QPO+和第二信号输出端QPO-悬空，第一级半周期延迟线 单元HCDLU的第三信号输出端HDLO+即匹配延迟线MDL输出端的输出信号，第一级半周期 延迟线单元HCDLU的第四信号输出端HDLO-即延迟延迟线MDL输出端的输出信号；从第二级半周期延迟线单元HCDLU开始至倒数第二级半周期延迟线单元HCDLU 中，后级半周期延迟线单元HCDLU的第一信号输入端即DLI+接前级半周期延迟线单元 HCDLU的第五信号输出端DL0+，后级半周期延迟线单元HCDLU的第二信号输入端即DLI-接 前级半周期延迟线单元HCDLU的第六信号输出端DL0-，后级半周期延迟线单元HCDLU的第 一信号输出端即QPO+接前级半周期延 迟线单元HCDLU的第四信号输入端QPI+，后级半周期 延迟线单元HCDLU的第二信号输出端即QPO-接前级半周期延迟线单元HCDLU的第五信号 输入端QPI-，后级半周期延迟线单元HCDLU的第三信号输出端HDLO+接前级半周期延迟线 单元HCDLU 201的第六信号输入端即HDLI+ ；后级半周期延迟线单元HCDLU的第四信号输 出端HDLO-接下一半周期延迟线单元HCDLU的第七信号输入端即HDLI-；后级半周期延迟 线单元HCDLU的第三信号输入端ENI接前级半周期延迟线单元HCDLU的第七信号输出端即 ENO ；第五级半周期延迟线单元HCDLU的第一信号输入端DLI+、第二信号输入端DLI-、 第一信号输出端QP0+、第二信号输出端QP0-、第三信号输出端HDL0+、第四信号输出端 HDL0-、第三信号输入端MI端接法同中间级，第五信号输出端DL0+、第六信号输出端 DLO-悬空，第六信号输入端HDLI+、第四信号输入端QPI+接高电平，第七信号输入端HDLI-、 第五信号输入端QPI-接低电平，所有半周期延迟线单元HCDLU的第九信号输入端即全局使 能端输入端(EN)接低电平。优选地，所述的RS触发器使用差分形式的复位输入端、置位输 入端和结果输出端，RS触发器的差分复位输入端接RS触发器输入信号CKD+和CKD-，RS触 发器的差分复位输入端接RS触发器输入信号CKM+和CKM- ；RS触发器的差分输出端处信号 即为校准后的具有50%占空比校准时钟信号，取差分输出格式的同相输出端Q+信号即为 校准时钟信号CK0。优选地，所述的半周期延迟线HCDL中第六至第η级半周期延迟线单元HCDLU以及 匹配延迟线采用的5级半周期延迟线单元HCDLU结构相同，每个半周期延迟线单元HCDLU 都包括三个基本延迟单元、二个差分D触发器、反相器、选择器和五个MOS管，其中第一 MOS 管的栅极分别接第一、第二基本延迟单元的BN端后接电源，第一 MOS管的源极分别与第一 MOS管的漏极以及第一、第二基本延迟单元的BP端和discharge端相连接后接地，第一、第二基本延迟单元的YP端和YN端与第二基本延迟单元(SFDLY)的AP端、AN端对应连接，二 个差分D触发器的CK端连接，第一、第二差分D触发器的DP和DN端分别与对应的第一、第 二基本延迟单元的BYP端和BYN端连接，第一差分D触发器的QP端接选择器ENP1端，第一 差分D触发器的QN端分别接选择器ENN1端和第二、三M0S管的源极，第一差分D触发器的 PULSE端接选择器PULSE1端，第二差分D触发器的QP端分别接选择器ENP2端、第二和第五 M0S管的栅极，第二差分D触发器的QN端分别接选择器ENN2端和第三、四M0S管的栅极，第 二差分D触发器的PULSE端接选择器PULSE2端，选择器的ENP3端分别接第四、五M0S管的 源极，第二、三、四、五M0S管的漏极分别连接后串接反相器，第三基本延迟单元(SFDLY)的 discharge脚分别接第一、第二基本延迟单元的charge脚，选择器的0P脚接第三基本延迟单元的BP脚，选择器的ON脚接第三基本延迟单元 的BN脚。优选地，所述的半周期延迟线中第一至第五级半周期延迟线单元HCDLU的结构如 下每个半周期延迟线单元HCDLU都包括三个基本延迟单元、二个差分D触发器、反相器、 选择器和五个M0S管，其中第一 M0S管的栅极分别接第一、第二基本延迟单元的BN端后接 电源，第一 M0S管的源极分别与第一 M0S管的漏极以及第一、第二基本延迟单元的BP端和 discharge端相连接后接地，第一、第二基本延迟单元的YP端和YN端与第二基本延迟单元 (SFDLY)的AP端、AN端对应连接，二个差分D触发器的CK端连接，第一、第二差分D触发器 的DP和DN端分别与对应的第一、第二基本延迟单元的BYP端和BYN端连接，第一差分D触 发器的QP端接选择器ENP1端，第一差分D触发器的QN端分别接选择器ENN1端和第二、三 M0S管的源极，第一差分D触发器的PULSE端接选择器PULSE1端，第二差分D触发器的QP 端分别接选择器ENP2端、第二和第五M0S管的栅极，第二差分D触发器的QN端分别接选择 器ENN2端和第三、四M0S管的栅极，第二差分D触发器的PULSE端接选择器PULSE2端，选择 器的ENP3端分别接第四、五M0S管的源极，第二、三、四、五M0S管的漏极分别连接后串接反 相器，第三基本延迟单元(SFDLY)的discharge脚分别接第一、第二基本延迟单元的charge 脚。第三延迟线单元(SFDLY)的BP脚接地，第三延迟线单元(SFDLY)的BN脚接电源。有益效果与现有技术相比，本发明的优点在于1、相对于基于模拟检测和调整方式的占空比校准电路，本发明中所描述的占空比 校准电路具有快速建立(1. 5个时钟周期)、相对稳定、占空比校正误差无累计效应等优势。2、相对于一些基于数字检测和调整方式的占空比校准电路，本发明采用一种差分 预充电逻辑来构造基本延迟单元，使其具有更小的延迟时间，从而显著提高电路的工作频 率上限和校准精度。3、本发明使用了全新结构的RS触发器，实现了对从置位端到输出端、以及从复位 端到输出端路径延时的更精确的匹配，以及在各个工艺角条件下保持一致的特性。
图1为本发明的结构框图；图2为输入缓冲级的结构框图；图3为半周期延迟线的结构框图；图4为匹配延迟线的机构框9
图5为RS触发器的原理图；图6 (a)为A型半周期延迟单元原理图；图6 (b)为B型半周期延迟单元原理图；图7为占空比校准电路整体工作波形示意图；图8为输入缓冲级的原理图；图9为输入缓冲级工作波形示意图；图10为基本延迟单元原理图；图11为半周期延迟线工作波形示意图。
具体实施例方式以下将结合附图和具体实例对本发明进行详细说明。如图1所示，一种数字时钟占空比校准电路，其特征在于该电路中输入级10的左 信号输入端接待校准的原始输入时钟信号CKI ；输入级10的第一、第二信号输出端的输出 信号分别为差分形式的时钟信号CK+与CK-、第三信号输出端的输出信号为缓冲后的时钟 信号CKB。缓冲后的时钟信号CKB同时连接至半周期延迟线HCDL 20和匹配延迟线MDL 30 的对应输入端；半周期延迟线HCDL 20的输出信号即差分形式的半周期延迟时钟信号CKD+ 与CKD-，以及匹配延迟线30的输出信号即差分形式的匹配延时时钟信号CKM+与CKM-分别 接RS触发器40的差分形式的复位输入端R+与R-和差分形式的置位输入端S+与S- ；RS 触发器40的差分输出端Q+与Q-处信号即为校准后的具有50%占空比校准时钟信号，取差 分输出格式的同相输出端Q+信号即为校准时钟信号CK0;电源控制模块PM 50与半周期延 迟线HCDL 20相连；输入级10的作用是由单端形式的输入时钟信号CKI生成符合特定时序 要求的CK+、CK-、CKB信号，并保障时钟信号对后续电路的扇出能力；半周期延迟线HCDL20 用于产生相对于输入时钟信号CKB有半个周期延时的半周期延迟时钟信号CKD ；匹配延迟 线30用于对输入时钟信号CKB进行适当的延时得到匹配延时时钟信号CKM，该延时用来匹 配半周期延迟线20引入的延时误差；RS触发器40使用上升沿相差恰为半个周期的半周期 延迟时钟信号CKD和匹配延时时钟信号CKM，使用上升沿触发原理，合成具有50%占空比的 校准时钟信号CK0。电源控制模块PM 50用于管理半周期延迟线HCDL 20中各个半周期延 迟线单元HCDLU 201的开启状态，通过及时关闭闲置的半周期延迟线单元HCDLU 201达到 降低电路功耗的目的。如图2所示，所述的输入缓冲级10由单稳态脉冲产生电路101、单端转差分电路 102、基本延迟单元202，和若干级反相缓冲器103首尾依次串联而成，反相缓冲器103逐级 放大基本延迟单元(SFDLY)的BYN信号，以获得足够的扇出驱动能力。所述的半周期延迟线HCDL 20由一至若干级半周期延迟线单元HCDLU 201依次串 联而成。串联方法为第一级半周期延迟线单元HCDLU 201的第一信号输入端即DLI+接半周期延迟线HCDL20输入端的输入时钟信号CK+，第一级半周期延迟线单元HCDLU 201的第二信号输入 端即DLI-接半周期延迟线HCDL 20输入端的输入时钟信号CK-，第一级半周期延迟线单元 HCDLU 201的第三信号输入端即延迟线使能输入端ENI接低电平，第一级半周期延迟线单 元HCDLU 201的第四信号输入端即QPI+接下一半周期延迟线单元HCDLU 201的第一信号输出端QP0+ ；第一级半周期延迟线单元HCDLU 201的第五信号输入端即QPI-接下一半周 期延迟线单元HCDLU(201)的第二信号输出端QP0-;第一级半周期延迟线单元HCDLU 201 的第六信号输入端即HDLI+接下一半周期延迟线单元HCDLU 201的第三信号输出端HDL0+ ； 第一级半周期延迟线单元HCDLU 201的第七信号输入端即HDLI-接下一半周期延迟线单元 HCDLU 201的第四信号输出端HDL0-，第一级半周期延迟线单元HCDLU 201的第一信号输出 端QP0+和第二信号输出端QP0-悬空，第一级半周期延迟线单元HCDLU 201的第三信号输 出端HDL0+即半周期延迟线HCDL 20输出端的输出信号CKD+，第四信号输出端HDL0-即半 周期延迟线HCDL 20输出端的输出信号CKD-。从第二级半周期延迟线单元HCDLU201开始至倒数第二级半周期延迟线单元 HCDLU201中，后级半周期延迟线单元HCDLU 201的第一信号输入端即DLI+接前级半周期延 迟线单元HCDLU 201的第五信号输出端DL0+，后级半周期延迟线单元HCDLU 201的第二信 号输入端即DLI-接前级半周期延迟线单元HCDL U201的第六信号输出端DL0-，后级半周期 延迟线单元HCDLU 201的第一信号输出端即QP0+接前级半周期延迟线单元HCDLU 201的 第四信号输入端QPI+，后级半周期延迟线单元HCDLU 201的第二信号输出端即QP0-接前级 半周期延迟线单元HCDLU 201的第五信号输入端QPI-，后级半周期延迟线单元HCDLU201的 第三信号输出端HDL0+接前级周期延迟线单元HCDLU 201的第六信号输入端即HDLI+ ；后 级半周期延迟线单元HCDLU 201的第四信号输出端HDL0-接下一半周期延迟线单元HCDLU 201的第七信号输入端即HDLI-；后级半周期延迟线单元HCDLU 201的第三信号输入端ENI 接前级半周期延迟线单元HCDLU 201的第七信号输出端即EN0。最后一级半周期延迟线单元HCDLU 201的第一信号输入端DLI+、第二信号输入 端DLI-、第一信号输出端QP0+、第二信号输出端QP0-、第三信号输出端HDL0+、第四信号输 出端HDL0-、第三信号输入端EOT端接法同中间级，第五信号输出端DL0+、第六信号输出端 DL0-、第七信号输出端EN0端悬空，第四信号输入端QPI+、第七信号输入端HDLI-接高电平， 第五信号输入端QPI-、第六信号输入端HDLI+接低电平。所有半周期延迟线单元HCDLU 201的第八信号输入端即时钟信号输入端CK接半 周期延迟线HCDL 20输入端的输入时钟信号CKB;所有半周期延迟线单元HCDLU 201的第 九信号输入端即全局使能端输入端EN接电源控制模块PM 50，此处略。半周期延迟线HCDL 20中第一至第五级半周期延迟线单元HCDLU 201使用图(6)a所示结构，从第六级半周期延 迟线单元HCDLU 201开始所有剩余半周期延迟线单元HCDLU(201)使用图(6)b所示结构。所述的匹配延迟线30结构与半周期延迟线HCDL 20基本相同。匹配延迟线30 结构与半周期延迟线HCDL 20之间的差异在于匹配延迟线30仅使用5级半周期延迟线 单元HCDLU 201串联而成，所有半周期延迟线单元HCDLU 201均使用图(6)b所示结构，最 后一级半周期延迟线单元HCDLU 201的第六信号输入端HDLI+接高电平，第七信号输入端 HDLI-接低电平，所有半周期延迟线单元HCDLU 201的第九信号输入端即全局使能端输入 端EN接低电平。第一级半周期延迟线单元HCDLU 201的第三信号输出端HDL0+即匹配延 迟线30输出端的输出信号CKM+，第四信号输出端HDL0-即匹配延迟线30输出端的输出信 号 CKM-。所述的RS触发器40使用差分形式的复位输入端R+与R-、置位输入端S+与S-和 结果输出端Q+与Q-，RS触发器40电路结构如图5所示。RS触发器40的差分复位输入
11端R+与R-接RS触发器40输入信号CKD+和CKD-，RS触发器40的差分复位输入端S+与 S-接RS触发器40输入信号CKM+和CKM- ；RS触发器40的差分输出端Q+与Q-处信号即 为校准后的具有50%占空比校准时钟信号，取差分输出格式的同相输出端Q+信号即为校 准时钟信号CKO。所述的电源控制模块PM 50与半周期延迟线HCDL 20相连，半周期延迟线HCDL 20 中的所有半周期延迟线单元HCDLU 201从前至后共分为5组，并可进行独立的使能控制，电 源控制模块PM 50根据在当前输入时钟信号频率下所需要使用的半周期延迟线单元HCDLU 201个数，关闭多余的半周期延迟线单元HCDLU 201组，从而达到降低功耗的目的。本发明中的半周期延迟线和匹配延迟线是实现占空比校准的关键。如图3所示， 输入到半周期延迟线中的正向输入时钟信号CK+，CK-首先在由基本延迟单元的组成的正 向延迟线中向右传播。当下一个外部时钟信号到 来时，在经过缓冲的输入时钟信号CKB的 触发下，已经在正向延迟线中传播了一个时钟周期的时钟信号经一系列判决和选通电路进 入反向延迟线中向左传播，最终在 第一级半周期延迟线单元HCDLU输出半周期延时时钟信 号CKD+、CKD-0如图4所示，输入到匹配延迟线中的正向输入时钟信号CK+，CK-首先在由 基本延迟单元的组成的正向延迟线中向右传播。当在紧随其后的经过缓冲的输入时钟信号 CKB的触发下，已经在正向延迟线中传播了一定时间的时钟信号经一系列判决和选通电路 进入反向延迟线中向左传播，最终在第一级半周期延迟线单元HCDLU输出匹配延时时钟信 号 CKM+、CKM-。电路结构的设计使时钟信号在反向延迟线中传播所经过的基本延迟单元数恰好 为正向延迟线中所经过基本延迟单元数的一半，并使用匹配延时线抵消判决和选通电路带 来的额外的延时，从而实现时钟信号在半周期延迟线和匹配延迟线中传播的时间恰好相差 1. 5个时钟周期，从而产生具有半周期的相位差的两路时钟信号。RS触发器使用两路时钟 信号利用边沿触发交替进行置位和复位，合成具有50%占空比的校准输出时钟信号CK0。 完整占空比校准电路工作波形如图7所示意。1、输入缓冲级本发明使用如图8所示结构作为输入缓冲级。该电路的工作原理如下在每一个 CKI信号的上升沿之后，单稳态脉冲产生电路PG 101在图中A点产生一个短脉宽的正脉冲 信号，正脉冲宽度约为300ps。该正窄脉冲信号由单端转差分电路STD102生成互补的CK+和 CK-信号，CK+和CK-信号同时连接到基本延迟单元SFDLY 201，基本延迟单元SFDLY (201) 的BYN输出信号，即基本延时单元SFDLY 201的反相输出信号YN的复制信号，经过若干级 反相缓冲器INV 103缓冲后获得有足够扇出驱动能力的CKB信号。输入缓冲级工作波形示 意图如图9所示。2、基本延迟单元基本延时单元SFDLY(201)的结构示意图如图10所示。其基本功能为由第一差 分输入端AP、AN或者第二差分输入端BP、BN中的任意一端输入一个差分形式的正窄脉冲信 号，将在差分输出端YP、YN和复制差分输出端BYP、BYN同时产生一个差分形式的正窄脉冲 信号输出。3、半周期延迟线半周期延迟线由若干级半周期延迟线单元依次串联而成，如图3所示。其中，每一级半周期延迟线单元(图6)中的正向延迟线输入端DLIP、DLIN和正向延迟线输出端DL0P、 DL0N以及它们之间的两个基本延迟单元SFDLY，共同组成输入时钟信号的正向延迟线。如 图11所示，半周期延迟线输入时钟CK+、CK-上每一个差分形式的正窄脉冲都将在正向延迟 线中激发一个向右传播的差分形式的正窄脉冲。而每一级半周期延迟线单元(图6)中的 反向延迟线输入端HDLIP、HDLIN和反向延迟线输出端HDL0P、HDL0N以及它们之间的一个基 本延迟单元SFDLY，共同组成输入时钟信号的反向延迟线。反向延迟线中任何一个基本延迟 单元SFDLY的BP、BM输入端获得一个差分形式的正窄脉冲时，都将在反向延迟线中激发一 个向左传播的差分形式的正窄脉冲。当CK+、CK-信号端下一个差分形式的输入时钟信号到来时，假设在正向延迟线中 由上一个差分输入时钟信号激发的正窄脉冲传播到第k个基本延迟线单元SFDLY，由于差 分D触发器DDFF电路结构被设计为CK上升沿锁存，则第k个、第k+1个半基本延迟线单元 SFDLY下方对应的差分D触发器DDFF锁存到的数据分别为“ 1，，和“0”，由两个差分D触发 器DDFF各自的锁存信号输出端QP、QN输出。半周期延时单元中的信号选通电路将选通第 k个基本延迟单元SFDLY所连接的差分D触发器DDFF的PULSE输出信号(由差分D触发器 DDFF的CK输入信号经过一个反相器后得到)并转换成差分形式传送至所连接的反向延迟 线中的基本延迟单元SFDLY的第二差分输入端BP、BN。送入反向延迟线中的某个基本延迟 单元SFDLY的第二差分输入端BP、BN的正窄脉冲信号沿反向延迟线传播到半周期延迟线中 第一个半周期延迟单元的HCDL0端时，经过的基本延迟单元数恰好为激发该脉冲的正向延 迟线中正脉冲经过基本延迟单元数的一半，从而更为精确的实现半周期延迟的功能。4、匹配延迟线匹配延迟线结构如图4所示，工作原理与半周期延迟线基本类似，用于匹配半周 期延迟线单元中在信号传播路径中的固定延时误差。5、RS 触发器如图5所示，合成具有50%占空比的校准时钟信号CK0的RS触发器的设计关键在 于使从置位端到输出端、以及从复位端到输出端路径延时更精确的匹配。本发明使用如图 9所示的结构来实现所需功能。本发明所使用的结构使用了 PM0S管和NM0S管互补的对称 结构，并使用了插相合成技术，优点在于从复位差分输入端R+、R-和复位信号输入端S+、 S-至输出端Q+、Q-的信号传播路径延迟时间差绩效。并且互补对称结构使该电路在各个 工艺角条件下均能保持该特性。
权利要求
一种预充电逻辑数字时钟占空比校准电路，其特征在于该电路包括输入缓冲级BUF(10)、周期延迟线HCDL(20)、匹配延迟线MDL(30)、RS触发器(40)和电源控制模块PM(50)，其中输入缓冲级BUF(10)的左信号输入端接待校准的原始输入时钟信号(CKI)；输入缓冲级BUF(10)的第一、第二信号输出端的输出信号分别为差分形式的时钟信号(CK+与CK-)、第三信号输出端的输出信号为缓冲后的时钟信号(CKB)；差分形式的时钟信号(CK+与CK-)和缓冲后的时钟信号(CKB)同时连接至半周期延迟线HCDL(20)和匹配延迟线MDL(30)的对应输入端；半周期延迟线HCDL(20)的输出信号即差分形式的半周期延迟时钟信号(CKD+与CKD-)以及匹配延迟线(30)的输出信号即差分形式的匹配延时时钟信号(CKM+与CKM-)分别接RS触发器(40)的差分形式的复位输入端(R+与R-)和差分形式的置位输入端(S+与S-)；RS触发器(40)的差分输出端(Q+与Q-)处信号即为校准后的具有50％占空比校准时钟信号，RS触发器(40)的同相输出端Q+信号即为校准时钟信号CKO；电源控制模块PM(50)与半周期延迟线HCDL(20)相连。
2.根据权利要求1所述的预充电逻辑数字时钟占空比校准电路，其特征在于所述的输 入缓冲级BUF(IO)由单稳态脉冲产生电路PG(101)依次串接单端转差分电路STD(102)、基 本延迟单元SFDLY(202)和多级反相缓冲器INV(103)组成。
3.根据权利要求1所述的预充电逻辑数字时钟占空比校准电路，其特征在于所述的半 周期延迟线HCDL(20)由n级半周期延迟线单元HCDLU(201)依次串联而成第一级半周期延迟线单元HCDLU(201)的第一信号输入端即DLI+接输入缓冲级 BUF(10)的第一信号输出端输出的时钟信号(CK+)，第一级半周期延迟线单元HCDLU(201) 的第二信号输入端即DLI-接输入缓冲级BUF(10)的第二信号输出端的输出时钟信号 (CK-)，第一级半周期延迟线单元HCDLU(201)的第三信号输入端即延迟线使能输入端ENI 接低电平，第一级半周期延迟线单元HCDLU(201)的第四信号输入端即QPI+接第二半周期 延迟线单元HCDLU(201)的第一信号输出端QP0+;第一级半周期延迟线单元HCDLU (201)的 第五信号输入端即QPI-接第二半周期延迟线单元HCDLU (201)的第二信号输出端QP0-；第 一级半周期延迟线单元HCDLU(201)的第六信号输入端即HDLI+接第二半周期延迟线单元 HCDLU(201)的第三信号输出端HDL0+;第一级半周期延迟线单元HCDLU(201)的第七信号输 入端即HDLI-接第二半周期延迟线单元HCDLU (201)的第四信号输出端HDL0-，第一级半周 期延迟线单元HCDLU (201)的第一信号输出端QP0+和第二信号输出端QP0-悬空，第一级半 周期延迟线单元HCDLU (201)的第三信号输出端HDL0+即半周期延迟线HCDL(20)输出端的 输出信号(CKD+)，第一级半周期延迟线单元HCDLU (201)的第四信号输出端HDL0-即半周期 延迟线HCDL(20)输出端的输出信号(CKD-)；从第二级半周期延迟线单元HCDLU(201)开始至倒数第二级半周期延迟线单元 HCDLU (201)中，后级半周期延迟线单元HCDLU (201)的第一信号输入端即DLI+接前级半周 期延迟线单元HCDLU (201)的第五信号输出端DL0+，后级半周期延迟线单元HCDLU (201)的 第二信号输入端即DLI-接前级半周期延迟线单元HCDLU(201)的第六信号输出端DL0-， 后级半周期延迟线单元HCDLU(201)的第一信号输出端即QP0+接前级半周期延迟线单元 HCDLU(201)的第四信号输入端QPI+，后级半周期延迟线单元HCDLU(201)的第二信号输出 端即QP0-接前级半周期延迟线单元HCDLU (201)的第五信号输入端QPI-，后级半周期延迟 线单元HCDLU(201)的第三信号输出端HDL0+接前级半周期延迟线单元HCDLU(201)的第六信号输入端即HDLI+;后级半周期延迟线单元HCDLU(201)的第四信号输出端HDL0-接 前级半周期延迟线单元HCDLU(201)的第七信号输入端即HDLI-;后级半周期延迟线单元 HCDLU(201)的第三信号输入端ENI接前级半周期延迟线单元HCDLU(201)的第七信号输出 端即EN0 ；第n级半周期延迟线单元HCDLU(201)的第一信号输入端DLI+、第二信号输入端DLI-、 第一信号输出端QP0+、第二信号输出端QP0-、第三信号输出端HDL0+、第四信号输出端 HDL0-、第三信号输入端ENI端接法同中间级，第五信号输出端DL0+、第六信号输出端DL0-、 第七信号输出端EN0端悬空，第四信号输入端QPI+、第七信号输入端HDLI-接高电平，第五 信号输入端QPI-、第六信号输入端HDLI+接低电平；所有半周期延迟线单元HCDLU(201)的第八信号输入端即时钟信号输入端(CK)接半周 期延迟线HCDL(20)输入端的输入时钟信号(CKB)；所有半周期延迟线单元HCDLU(201)的 第九信号输入端即全局使能端输入端(EN)接电源控制模块PM(50)，其中n为大于5的自然 数。
4.根据权利要求1所述的预充电逻辑数字时钟占空比校准电路，其特征在于所述的匹 配延迟线(30)采用5级半周期延迟线单元HCDLU (201)依次串联而成，第一级半周期延迟 线单元HCDLU(201)的第一信号输入端即DLI+接输入缓冲级BUF(IO)的第一信号输出端输 出的时钟信号(CK+)，第一级半周期延迟线单元HCDLU (201)的第二信号输入端即DLI-接 输入缓冲级BUF(IO)的第二信号输出端输出端的输出时钟信号(CK-)，第一级半周期延迟 线单元HCDLU (201)的第三信号输入端即延迟线使能输入端ENI接低电平，第一级半周期延 迟线单元HCDLU(201)的第四信号输入端即QPI+接第二半周期延迟线单元HCDLU(201)的 第一信号输出端QP0+ ；第一级半周期延迟线单元HCDLU (201)的第五信号输入端即QPI-接 第二半周期延迟线单元HCDLU(201)的第二信号输出端QP0-;第一级半周期延迟线单元 HCDLU(201)的第六信号输入端即HDLI+接第二半周期延迟线单元HCDLU(201)的第三信 号输出端HDL0+;第一级半周期延迟线单元HCDLU(201)的第七信号输入端即HDLI-接 第二半周期延迟线单元HCDLU(201)的第四信号输出端HDL0-，第一级半周期延迟线单元 HCDLU(201)的第一信号输出端QP0+和第二信号输出端QP0-悬空，第一级半周期延迟线单 元HCDLU(201)的第三信号输出端HDL0+即匹配延迟线MDL(30)输出端的输出信号(CKM+)， 第一级半周期延迟线单元HCDLU(201)的第四信号输出端HDL0-即匹配延迟线MDL(30)输 出端的输出信号(CKM-)；从第二级半周期延迟线单元HCDLU(201)开始至倒数第二级半周期延迟线单元 HCDLU (201)中，后级半周期延迟线单元HCDLU (201)的第一信号输入端即DLI+接前级半周 期延迟线单元HCDLU (201)的第五信号输出端DL0+，后级半周期延迟线单元HCDLU (201)的 第二信号输入端即DLI-接前级半周期延迟线单元HCDLU(201)的第六信号输出端DL0-， 后级半周期延迟线单元HCDLU(201)的第一信号输出端即QP0+接前级半周期延迟线单元 HCDLU (201)的第四信号输入端QPI+，后级半周期延迟线单元HCDLU (201)的第二信号输出 端即QP0-接前级半周期延迟线单元HCDLU (201)的第五信号输入端QPI-，后级半周期延迟 线单元HCDLU(201)的第三信号输出端HDL0+接前级半周期延迟线单元HCDLU(201)的第 六信号输入端即HDLI+;后级半周期延迟线单元HCDLU(201)的第四信号输出端HDL0-接 下一半周期延迟线单元HCDLU(201)的第七信号输入端即HDLI-;后级半周期延迟线单元HCDLU(201)的第三信号输入端ENI接前级半周期延迟线单元HCDLU(201)的第七信号输出 端即EN0 ；第五级半周期延迟线单元HCDLU(201)的第一信号输入端DLI+、第二信号输入端 DLI-、第一信号输出端QP0+、第二信号输出端QP0-、第三信号输出端HDL0+、第四信号输出 端HDL0-、第三信号输入端Ml端接法同中间级，第五信号输出端DL0+、第六信号输出端 DL0-悬空，第六信号输入端HDLI+、第四信号输入端QPI+接高电平，第七信号输入端HDLI-、 第五信号输入端QPI-接低电平，所有半周期延迟线单元HCDLU(201)的第九信号输入端即 全局使能端输入端(EN)接低电平。
5.根据权利要求1所述的预充电逻辑数字时钟占空比校准电路，其特征在于所述的RS 触发器(40)使用差分形式的复位输入端(R+与R-)、置位输入端(S+与S-)和结果输出端 (Q+与Q-)，RS触发器(40)的差分复位输入端(R+与R-)接RS触发器(40)输入信号CKD+ 和CKD-，RS触发器(40)的差分复位输入端(S+与S-)接RS触发器(40)输入信号CKM+和 CKM-;RS触发器(40)的差分输出端(Q+与Q-)处信号即为校准后的具有50%占空比校准 时钟信号，取差分输出格式的同相输出端Q+信号即为校准时钟信号CK0。
6.根据权利要求3或4所述的预充电逻辑数字时钟占空比校准电路，其特征在于所 述的半周期延迟线HCDL(20)中第六至第n级半周期延迟线单元HCDLU(201)以及匹配延 迟线(30)采用的5级半周期延迟线单元HCDLU(201)结构相同，每个半周期延迟线单元 HCDLU(201)都包括三个基本延迟单元(SFDLY)、二个差分D触发器(DDFF)、反相器、选择器 (Full_select)和五个M0S管，其中第一 M0S管(S1)的栅极分别接第一、第二基本延迟单 元(SFDLY)的BN端后接电源，第一 M0S管(S1)的源极分别与第一 M0S管(S1)的漏极以及 第一、第二基本延迟单元(SFDLY)的BP端和discharge端相连接后接地，第一基本延迟单 元(SFDLY)的YP端和YN端与第二基本延迟单元(SFDLY)的AP端、AN端对应连接，二个差 分D触发器(DDFF)的CK端连接，第一、第二差分D触发器(DDFF)的DP和DN端分别与对 应的第一、第二基本延迟单元(SFDLY)的BYP端和BYN端连接，第一差分D触发器(DDFF) 的QP端接选择器(Full_Select)ENPl端，第一差分D触发器(DDFF)的QN端分别接选择器 (Full_select)ENNl端和第二、三M0S管的源极，第一差分D触发器(DDFF)的PULSE端接 选择器(Full_seleCt)PULSEl端，第二差分D触发器(DDFF)的QP端分别接选择器(Full_ select) ENP2端、第二和第五M0S管的栅极，第二差分D触发器(DDFF)的QN端分别接选择 器(Full_Select)ENN2端和第三、四M0S管的栅极，第二差分D触发器(DDFF)的PULSE端接 选择器(Full_select)PULSE2端，选择器(Full_select)的ENP3端分别接第四、五M0S管 的源极，第二、三、四、五M0S管的漏极分别连接后串接反相器，第三基本延迟单元(SFDLY) 的discharge脚分别接第一、第二基本延迟单元(SFDLY)的charge脚，选择器(Fullselect)的OP脚接第三基本延迟单元(SFDLY)的BP脚，选择器(Full_ select)的ON脚接第三基本延迟单元(SFDLY)的BN脚。
7.根据权利要求3所述的预充电逻辑数字时钟占空比校准电路，其特征在于所述的 半周期延迟线HCDL(20)中的第一至第五级半周期延迟线单元HCDLU (201)的结构如下每 个半周期延迟线单元HCDLU(201)都包括三个基本延迟单元(SFDLY)、二个差分D触发器 (DDFF)、反相器、选择器(Fullselect)和五个M0S管，其中第一 M0S管(S1)的栅极分别接 第一、第二基本延迟单元(SFDLY)的BN端后接电源，第一M0S管(S1)的源极分别与第一M0S管(S1)的漏极以及第一、第二基本延迟单元(SFDLY)的BP端和discharge端相连接后接 地，第一基本延迟单元(SFDLY)的YP端和YN端与第二基本延迟单元(SFDLY)的AP端、AN 端对应连接，二个差分D触发器(DDFF)的CK端连接，第一、第二差分D触发器(DDFF)的DP 和DN端分别与对应的第一、第二基本延迟单元(SFDLY)的BYP端和BYN端连接，第一差分 D触发器(DDFF)的QP端接选择器(Full_Select)ENPl端，第一差分D触发器(DDFF)的QN 端分别接选择器(Full_seleCt)ENm端和第二、三M0S管的源极，第一差分D触发器(DDFF) 的PULSE端接选择器(Full_seleCt)PULSEl端，第二差分D触发器(DDFF)的QP端分别接 选择器(Full_Select)ENP2端、第二和第五M0S管的栅极，第二差分D触发器(DDFF)的QN 端分别接选择器(Full_Select)ENN2端和第三、四M0S管的栅极，第二差分D触发器(DDFF) 的PULSE端接选择器(Full_select)PULSE2端，选择器(Full_select)的ENP3端分别接第 四、五M0S管的源极，第二、三、四、五M0S管的漏极分别连接后串接反相器，第三基本延迟单 元(SFDLY)的discharge脚分别接第一、第二基本延迟单元(SFDLY)的charge脚。第三延 迟线单元(SFDLY)的BP脚接地，第三延迟线单元(SFDLY)的BN脚接电源。
全文摘要
本发明公布了一种预充电逻辑数字时钟占空比校准电路，包括输入缓冲级BUF、周期延迟线HCDL、匹配延迟线MDL、RS触发器和电源控制模块PM。本发明占空比校准电路具有快速建立(1.5个时钟周期)、相对稳定、占空比校正误差无累计效应；相对于一些基于数字检测和调整方式的占空比校准电路，本发明采用一种差分预充电逻辑来构造基本延迟单元，使其具有更小的延迟时间，从而显著提高电路的工作频率上限和校准精度。本发明使用了全新结构的RS触发器，实现了对从置位端到输出端、以及从复位端到输出端路径延时的更精确的匹配，以及在各个工艺角条件下保持一致的特性。
文档编号H03K5/156GK101834587SQ201010164358
公开日2010年9月15日 申请日期2010年5月6日 优先权日2010年5月6日
发明者刘鹏飞, 吴建辉, 张萌, 沈海峰, 赵炜, 顾丹红, 顾俊辉, 马潇 申请人:东南大学