专利名称：自举采样开关电路和自举电路的制作方法
技术领域：
本发明涉及电路设计领域，特别是指一种自举采样开关电路和自举电路。
背景技术：
随着现代通讯技术和信号处理技术的发展，对高速、高精度的半导体集成电路的 需求越来越大。在模拟处理领域，常常需要将模拟信号转换为数字信号，再通过数字信号处 理模块进行进一步的处理。在模拟信号转换到数字信号的过程中，常常需要用到采样开关， 以满足对模数转换器性能的要求。基于对采样开关性能的要求，常用到自举采样开关。这种技术主要用于采样保持 电路。自举开关的结构如图1所示，自举采样开关主要包括栅压自举电路20和NMOS晶体 管10开关。栅压自举电路有两个输入CLK和Vin，一个输出Vout。传统技术的栅压自举电路如图2所示，由一个充电电容C、十个MOS晶体管Ml-MlO 和一个时钟电压提升电路组成。时钟CLK接NMOS晶体管Ml和PMOS晶体管M2的栅极，Ml 和M2的源极分别接电源电压VDD和GND，M1和M2的漏极相连，记为节点1，实际上Ml和M2 组成了一个反相器，方向器的输出即为节点1。节点1作为时钟电压提升电路的输入，节点2 为时钟电压提升电路的输出。节点2接NMOS晶体管M5的栅极，M5的漏极接电源电压VDD， 源极接充电电容C的一个极板，同时与PMOS晶体管M9的源极相连。节点1接NMOS晶体管 M6的栅极，M6的源极接GND，漏极接充电电容C的另一个极板，同时与NMOS晶体管M4、M7 和M8的源极相连。M4的栅极与NMOS晶体管M3的栅极都接时钟CLK，M4的漏极接M3的漏 极、M9的栅极和M8的漏极。M9的漏极与M8的栅极、M7的栅极和NMOS晶体管MlO的漏极 相连，作为栅压自举电路的输出Vboot。MlO的源极接GND，栅极接节点1。M7的漏极接栅压 自举电路的输入Vin。当时钟CLK为低电平GND时，节点1和节点2使M5、M6导通，对充电电容C进行充 电，使C上保持的电压为VDD，此时MlO导通，输出电压Vboot为GND。当时钟CLK为高电平 VDD时，节点1和节点2使M5、M6、MlO断开，M4将M9的栅压拉低，使得M7、M8、M9导通，这 样就使Vboot等于Vin加上C上保持的电压，即Vboot = Vin+VDD,完成了栅压自举的功能。 M8为了避免M9的栅源电压超过VDD，从而提高器件可靠性。可以看到，传统的栅压自举电路需要额外的时钟电压提升电路，此电路将输入时 钟的电压增大固定的值(一般为VDD)。这个额外的时钟电压提升电路增加了电路的复杂度。
发明内容
本发明要解决的技术问题是提供一种减少电路复杂度的自举采样开关电路和自 举电路。为解决上述技术问题，本发明的实施例提供技术方案如下一种自举采样开关电路，包括
自举电路和第九NMOS晶体管；所述自举电路输入时钟信号CLK和待采样信号Vin，输出第一信号Vboot ；第九 NMOS晶体管的源极连接待采样信号Vin，第九NMOS晶体管的栅极连接所述第一信号Vboot， 第九NMOS晶体管的漏极输出第二信号Vout ；所述自举电路包括二极管、充电电容、反相器、第三PMOS晶体管、第四NMOS晶体管、第五NMOS晶体 管、第六NMOS晶体管、第七PMOS晶体管以及第八NMOS晶体管；所述反相器的输入端连接时钟信号CLK，所述反相器的输出端分别连接第三PMOS 晶体管的栅极和第四NMOS晶体管的栅极；第三PMOS晶体管的源极连接电源电压VDD，第四NMOS晶体管的源极连接待采样信 号Vin，第三PMOS晶体管的漏极和第四NMOS晶体管的漏极相连；第五NMOS晶体管的源极连接待采样信号Vin，第五NMOS晶体管的栅极连接第一信 号Vboot，第五NMOS晶体管的漏极分别连接第六NMOS晶体管的漏极和充电电容的第一极 板；第六NMOS晶体管的栅极连接时钟信号CLK，第六NMOS晶体管的源极连接地信号 GND ；二极管的正向端连接电源电压VDD，二极管的负向端分别连接充电电容的第二极 板和第七PMOS晶体管的源极；第七PMOS晶体管的栅极与第三PMOS晶体管的漏极相连，第七PMOS晶体管的漏极 和第八NMOS晶体管的源极均连接第一信号Vboot ；第八NMOS晶体管的栅极连接电源电压VDD，第八NMOS晶体管的漏极与反相器的输 出端相连。所述反相器包括第一 PMOS晶体管和第二 NMOS晶体管；第一PMOS晶体管的栅极和第二NMOS晶体管的栅极均连接时钟信号CLK，作为反相 器的输入端；第一 PMOS晶体管的源极连接电源电压VDD ；第二 NMOS晶体管的源极连接地信号GND ；第一 PMOS晶体管的漏极和第二 NMOS晶体管的漏极相连，作为反相器的输出端。所述自举采样开关电路为半导体集成电路。另一方面，提供一种自举电路，包括二极管、充电电容、反相器、第三PMOS晶体管、第四NMOS晶体管、第五NMOS晶体 管、第六NMOS晶体管、第七PMOS晶体管以及第八NMOS晶体管；所述反相器的输入端连接时钟信号CLK，所述反相器的输出端分别连接第三PMOS 晶体管的栅极和第四NMOS晶体管的栅极；第三PMOS晶体管的源极连接电源电压VDD，第四NMOS晶体管的源极连接待采样信 号Vin，第三PMOS晶体管的漏极和第四NMOS晶体管的漏极相连；第五NMOS晶体管的源极连接待采样信号Vin，第五NMOS晶体管的栅极连接第一信 号Vboot，第五NMOS晶体管的漏极分别连接第六NMOS晶体管的漏极和充电电容的第一极 板；
第六NMOS晶体管的栅极连接时钟信号CLK，第六NMOS晶体管的源极连接地信号 GND ；二极管的正向端连接电源电压VDD，二极管的负向端分别连接充电电容的第二极 板和第七PMOS晶体管的源极；第七PMOS晶体管的栅极与第三PMOS晶体管的漏极相连，第七PMOS晶体管的漏极 和第八NMOS晶体管的源极均连接第一信号Vboot ；第八NMOS晶体管的栅极连接电源电压VDD，第八NMOS晶体管的漏极与反相器的输 出端相连。所述反相器包括第一 PMOS晶体管和第二 NMOS晶体管；第一PMOS晶体管的栅极和第二NMOS晶体管的栅极均连接时钟信号CLK，作为反相 器的输入端；第一 PMOS晶体管的源极连接电源电压VDD ；第二 NMOS晶体管的源极连接地信号GND ；第一 PMOS晶体管的漏极和第二 NMOS晶体管的漏极相连，作为反相器的输出端。
所述自举电路为半导体集成电路。本发明的实施例具有以下有益效果上述方案中，当时钟信号CLK为高电平VDD时，Vboot为低电平GND。当时钟信号 CLK为低电平GND时，Vboot为待采样信号Vin和充电电容电压VDD-Vd的和，Vd为二极管 的阈值电压，从而达到了栅压自举的功能。不需要额外的时钟电压提升电路，减少了电路的
复杂度。
图1为现有技术中自举采样开关电路的原理图；图2为现有技术中自举电路的原理图；图3为本发明的自举电路的原理图。
具体实施例方式为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合 附图及具体实施例进行详细描述。本发明提供一种自举采样开关电路，包括自举电路和第九NMOS晶体管MO ；所述自举电路输入时钟信号CLK和待采样信号Vin，输出第一信号Vboot ；第九 NMOS晶体管MO的源极连接待采样信号Vin，第九NMOS晶体管MO的栅极连接所述第一信号 Vboot，第九NMOS晶体管MO的漏极输出第二信号Vout ； 如图3所示，所述自举电路包括 二极管、充电电容、反相器、第三 PM0S(P-channel metal oxide semiconductor FET，P沟道金属氧化物半导体场效应晶体管)晶体管M3、第四NM0S(N_channel metal oxide semiconductor FET，N沟道金属氧化物半导体场效应晶体管)晶体管M4、第五NMOS 晶体管M5、第六NMOS晶体管M6、第七PMOS晶体管M7以及第八NMOS晶体管M8 ；
所述反相器的输入端连接时钟信号CLK，所述反相器的输出端分别连接第三PMOS 晶体管M3的栅极和第四NMOS晶体管M4的栅极；第三PMOS晶体管M3的源极连接电源电压VDD，第四NMOS晶体管M4的源极连接待 采样信号Vin，第三PMOS晶体管M3的漏极和第四NMOS晶体管M4的漏极相连；第五NMOS晶体管M5的源极连接待采样信号Vin，第五NMOS晶体管M5的栅极连接 第一信号Vboot，第五NMOS晶体管M5的漏极分别连接第六NMOS晶体管M6的漏极和充电电 容的第一极板；第六NMOS晶体管M6的栅极连接时钟信号CLK，第六NMOS晶体管M6的源极连接地 信号GND ；二极管的正向端连接电源电压VDD，二极管的负向端分别连接充电电容的第二极 板和第七PMOS晶体管M7的源极；第七PMOS晶体管M7的栅极与第三PMOS晶体管M3的漏极相连，第七PMOS晶体管 M7的漏极和第八NMOS晶体管M8的源极均连接第一信号Vboot ；第八NMOS晶体管M8的栅极连接电源电压VDD，第八NMOS晶体管M8的漏极与反相 器的输出端相连。所述反相器包括第八PMOS晶体管Ml和第二 NMOS晶体管M2 ；第八PMOS晶体管Ml的栅极和第二 NMOS晶体管M2的栅极均连接时钟信号CLK，作 为反相器的输入端；第八PMOS晶体管Ml的源极连接电源电压VDD ；第二 NMOS晶体管M2的源极连接地信号GND ；第八PMOS晶体管Ml的漏极和第二 NMOS晶体管M2的漏极相连，作为反相器的输出端。所述自举采样开关电路为半导体集成电路。上述电路中，第八PMOS晶体管Ml的漏极和第二 NMOS晶体管M2的漏极相连，记为 节点1 ；第三PMOS晶体管M3的漏极和第四NMOS晶体管M4的漏极相连，记为节点2。另一方面，如图3所示，提供一种自举电路，包括二极管、充电电容、反相器、第三PMOS晶体管M3、第四NMOS晶体管M4、第五NMOS 晶体管M5、第六NMOS晶体管M6、第七PMOS晶体管M7以及第八NMOS晶体管M8 ；所述反相器的输入端连接时钟信号CLK，所述反相器的输出端分别连接第三PMOS 晶体管M3的栅极和第四NMOS晶体管M4的栅极；第三PMOS晶体管M3的源极连接电源电压VDD，第四NMOS晶体管M4的源极连接待 采样信号Vin，第三PMOS晶体管M3的漏极和第四NMOS晶体管M4的漏极相连；第五NMOS晶体管M5的源极连接待采样信号Vin，第五NMOS晶体管M5的栅极连接 第一信号Vboot，第五NMOS晶体管M5的漏极分别连接第六NMOS晶体管M6的漏极和充电电 容的第一极板；第六NMOS晶体管M6的栅极连接时钟信号CLK，第六NMOS晶体管M6的源极连接地 信号GND ；二极管的正向端连接电源电压VDD，二极管的负向端分别连接充电电容的第二极 板和第七PMOS晶体管M7的源极；
第七PMOS晶体管M7的栅极与第三PMOS晶体管M3的漏极相连，第七PMOS晶体管 M7的漏极和第八NMOS晶体管M8的源极均连接第一信号Vboot ；第八NMOS晶体管M8的栅极连接电源电压VDD，第八NMOS晶体管M8的漏极与反相 器的输出端相连。所述反相器包括第八PMOS晶体管Ml和第二 NMOS晶体管M2 ；第八PMOS晶体管Ml的栅极和第二 NMOS晶体管M2的栅极均连接时钟信号CLK，作 为反相器的输入端；第八PMOS晶体管Ml的源极连接电源电压VDD ；第二 NMOS晶体管M2的源极连接地信号GND ；第八PMOS晶体管Ml的漏极和第二 NMOS晶体管M2的漏极相连，作为反相器的输出端。本发明解决了采样保持电路中自举开关的实现问题，克服已有自举采样开关电路 的不足，提供一种不需要额外的时钟信号提升电路的自举采样开关电路，有效减少了自举 采样开关电路的面积，降低芯片制造成本，有效实现高速、高精度的自举采样开关的功能。本发明使用一个二极管，在时钟信号的控制下，周期性地给充电电容进行充电，并 将充电电容上的电压叠加到输入信号上，以实现栅电压自举的功能。用做开关的第九MOS管工作在深线性区(也称深三极管区)，这时MOS管满足条 件Vds = Vgs-Vth(1)其中Vds为MOS管的漏源电压，Vgs为MOS管的栅源电压，Vth为MOS管的阈值电压， Vgs-Vth为MOS管的过驱动电压，这时MOS管近似可以等效为一个电阻，其阻值R。n约为
Ron--^-MC0^(Vgs-Vlh)
W其中μ为MOS管载流子迁移率，C。x为电位面积栅氧化层电容，γ为MOS管的宽长 比。可以看到，导通电阻会随着栅源电压Vgs的变化而变化，而导通电阻的变化会带来 线性度的降低，影响开关电路的性能。为了达到较好的线性度，需要使MOS管的栅源电压Vgs保持不变。一般是先给某电 容充电，再将电容上的电压与输入信号相加，接MOS管的栅极，输入信号接MOS管的源极，这 样MOS管的栅源电压就会等于电容上的电压。本发明自举采样开关包括栅压自举电路和第九NMOS晶体管MO开关。栅压自举电 路有CLK和Vin两个输入信号，有Vout —个输出信号。本发明使用栅压自举电路，使第九NMOS晶体管M9的栅极电压在开关导通时保持 为恒定电压，以达到消除导通电阻非线性的目的。本电路可用CM0S、BiCM0S等工艺实现。本 发明适用于半导体集成电路的自举开关电路，解决了现有自举开关电路面积过大的问题。本发明中，二极管的负向端接电源电压，正向端接充电电容。在时钟信号的控制 下，周期性地给充电电容进行充电，并将充电电容上的电压叠加到输入信号上，以实现栅电
8压自举的功能。连接第九NMOS晶体管MO开关栅极的电压Vboot在时钟信号CLK的控制下 变化。当CLK为高电平时，Vboot输出为低电压GND ；当CLK为低电平时，Vboot输出为待采 样信号Vin的自举电压。本发明通过二极管给电容充电，又利用二极管的自关断达到关断充电通路的目 的。当时钟信号CLK为高电平VDD时，节点1的电压被第二 NMOS晶体管M2拉到低电平GND， 由于第八NMOS晶体管M8的栅极接VDD，所以会使Vboot为低电平GND。同时，高电平的CLK 会使第六NMOS晶体管M6导通，用电源电压对充电电容进行充电，充电到VDD-Vd，Vd为二极 管的阈值电压。当时钟信号CLK为低电平GND时，节点1的电压被第八PMOS晶体管Ml提到高电 平VDD。这时低电平的CLK会使第六NMOS晶体管M6关断。节点2的电压被第四NMOS晶体 管M4拉到电平Vin。Vin的电压会使第七PMOS晶体管M7导通，从而使Vboot变高，Vboot 变高后会使第五NMOS晶体管M5导通，使Vin接到充电电容的一端，而Vboot接到充电电容 的另一端，使二极管Dl反向截止，这时Vboot为待采样信号Vin和充电电容电压VDD-Vd的 和，即Vin+Vdd-Vd，从而达到了栅压自举的功能。所述方法实施例是与所述装置实施例相对应的，在方法实施例中未详细描述的部 分参照装置实施例中相关部分的描述即可，在装置实施例中未详细描述的部分参照方法实 施例中相关部分的描述即可。本领域普通技术人员可以理解，实现上述实施例方法中的全部或部分步骤是可以 通过程序来指令相关的硬件来完成，所述的程序可以存储于一计算机可读取存储介质中， 该程序在执行时，包括如上述方法实施例的步骤，所述的存储介质，如磁碟、光盘、只读存 储记忆体(Read-Only Memory, ROM)或随机存储记忆体(Random Access Memory, RAM)等。在本发明各方法实施例中，所述各步骤的序号并不能用于限定各步骤的先后顺 序，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，对各步骤的先后变化也 在本发明的保护范围之内。以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员 来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也 应视为本发明的保护范围。
权利要求
一种自举采样开关电路，其特征在于，包括自举电路和第九NMOS晶体管；所述自举电路输入时钟信号CLK和待采样信号Vin，输出第一信号Vboot；第九NMOS晶体管的源极连接待采样信号Vin，第九NMOS晶体管的栅极连接所述第一信号Vboot，第九NMOS晶体管的漏极输出第二信号Vout；所述自举电路包括二极管、充电电容、反相器、第三PMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七PMOS晶体管以及第八NMOS晶体管；所述反相器的输入端连接时钟信号CLK，所述反相器的输出端分别连接第三PMOS晶体管的栅极和第四NMOS晶体管的栅极；第三PMOS晶体管的源极连接电源电压VDD，第四NMOS晶体管的源极连接待采样信号Vin，第三PMOS晶体管的漏极和第四NMOS晶体管的漏极相连；第五NMOS晶体管的源极连接待采样信号Vin，第五NMOS晶体管的栅极连接第一信号Vboot，第五NMOS晶体管的漏极分别连接第六NMOS晶体管的漏极和充电电容的第一极板；第六NMOS晶体管的栅极连接时钟信号CLK，第六NMOS晶体管的源极连接地信号GND；二极管的正向端连接电源电压VDD，二极管的负向端分别连接充电电容的第二极板和第七PMOS晶体管的源极；第七PMOS晶体管的栅极与第三PMOS晶体管的漏极相连，第七PMOS晶体管的漏极和第八NMOS晶体管的源极均连接第一信号Vboot；第八NMOS晶体管的栅极连接电源电压VDD，第八NMOS晶体管的漏极与反相器的输出端相连。
2.根据权利要求1所述的自举采样开关电路，其特征在于，所述反相器包括第一PMOS 晶体管和第二 NMOS晶体管；第一PMOS晶体管的栅极和第二NMOS晶体管的栅极均连接时钟信号CLK，作为反相器的 输入端；第一 PMOS晶体管的源极连接电源电压VDD ； 第二 NMOS晶体管的源极连接地信号GND ；第一 PMOS晶体管的漏极和第二 NMOS晶体管的漏极相连，作为反相器的输出端。
3.根据权利要求1所述的自举采样开关电路，其特征在于，所述自举采样开关电路为 半导体集成电路。
4. 一种自举电路，其特征在于，包括二极管、充电电容、反相器、第三PMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第 六NMOS晶体管、第七PMOS晶体管以及第八NMOS晶体管；所述反相器的输入端连接时钟信号CLK，所述反相器的输出端分别连接第三PMOS晶体 管的栅极和第四NMOS晶体管的栅极；第三PMOS晶体管的源极连接电源电压VDD，第四NMOS晶体管的源极连接待采样信号 Vin，第三PMOS晶体管的漏极和第四匪OS晶体管的漏极相连；第五NMOS晶体管的源极连接待采样信号Vin，第五NMOS晶体管的栅极连接第一信号 Vboot，第五NMOS晶体管的漏极分别连接第六NMOS晶体管的漏极和充电电容的第一极板；第六NMOS晶体管的栅极连接时钟信号CLK，第六NMOS晶体管的源极连接地信号GND ； 二极管的正向端连接电源电压VDD，二极管的负向端分别连接充电电容的第二极板和 第七PMOS晶体管的源极；第七PMOS晶体管的栅极与第三PMOS晶体管的漏极相连，第七PMOS晶体管的漏极和第 八NMOS晶体管的源极均连接第一信号Vboot ；第八NMOS晶体管的栅极连接电源电压VDD，第八NMOS晶体管的漏极与反相器的输出端 相连。
5.根据权利要求4所述的自举电路，其特征在于，所述反相器包括第一PMOS晶体管 和第二 NMOS晶体管；第一 PMOS晶体管的栅极和第二NMOS晶体管的栅极均连接时钟信号CLK，作为反相器的 输入端；第一 PMOS晶体管的源极连接电源电压VDD ； 第二 NMOS晶体管的源极连接地信号GND ；第一 PMOS晶体管的漏极和第二 NMOS晶体管的漏极相连，作为反相器的输出端。
6.根据权利要求4所述的自举电路，其特征在于，所述自举电路为半导体集成电路。
全文摘要
本发明提供自举采样开关电路和自举电路，自举电路包括二极管D1、充电电容C1、反相器、第三PMOS管M3、第四NMOS管M4、第五NMOS管M5、第六NMOS管M6、第七PMOS管M7及第八NMOS管M8；反相器的输入端连接CLK，输出端连接M3栅极和M4栅极；M3源极连接VDD，M4源极连接Vin，M3漏极和M4的漏极相连；M5源极接Vin，M5栅极接Vboot，M5漏极接M6漏极和电容的一板；M6栅极连接CLK，M6源极连接GND；D1正端连接VDD，D1负端连接C1第二板和M7源极；M7栅极与M3漏极相连，M7漏极和M8源极连接Vboot；M8栅极连接VDD，M8漏极与反相器输出端相连。
文档编号H03K17/687GK101977046SQ20101029131
公开日2011年2月16日 申请日期2010年9月25日 优先权日2010年9月25日
发明者丁瑞雪, 刘帘曦, 孙园杰, 朱樟明, 李娅妮 申请人:西安电子科技大学