专利名称：基于分数分频频率综合器的多标准i/q正交载波产生装置的制作方法
技术领域：
本发明涉及基于通信的锁相环频率综合器技术领域，尤其涉及一种基于分数分频 频率综合器的多标准Ι/Q正交载波产生装置，该装置是一个多标准I/Q正交载波产生装置， 其基于分数分频的锁相环频率综合器，连续覆盖频率范围0. 7GHz到6GHz，能够满足频率低 于6GHz的所有通信标准。
背景技术：
锁相环频率综合装置是一种高稳定度和高精度的频率合成装置，在无线电的各个 领域如现代通信、雷达、电子对抗及现代化仪器仪表等方面均有广泛的应用。基于锁相环频 率综合器的频率产生装置在各个通信收发机中应用甚为广泛。如今为了降低设计成本，提 高集成度已考虑将多个不同的通信标准集成到单一芯片中，构建一个单一的可重构的收发 机系统。另外这些系统一般都采用零中频或者低中频的收发系统，这是由于它们采用直接 下变频技术消除了对镜像信号的敏感性，使得它们不需要额外的高Q值的滤波器进行镜像 抑制。但是这些收发机的本征载波信号需要采用Ι/Q正交两路信号来提供，使其拥有更好 镜像抑制效果。这使得一个多标准Ι/Q正交载波产生系统对于多模收发机系统是必须的。近些年，由于多模系统的出现，已有一些人提出了多载波产生系统，然而这些方法 基本上是基于几个重点频点进行研究，不是连续频率的覆盖，而且无法对工艺的偏差所造 成频率偏移进行自动补偿，使其稳定性下降。此外各个频率点之间的切换速度也不够快，这 将大大的影响通信系统信道之间的切换。
发明内容
(一 )要解决的技术问题有鉴于此，本发明的主要目的在于提供一种基于分数分频频率综合器的多标准I/ Q正交载波产生装置。( 二 )技术方案为达到上述目的，本发明提供了一种基于分数分频频率综合器的多标准Ι/Q正交 载波产生装置，该Ι/Q正交载波产生装置包括三阶差分环路滤波器10，用于将鉴频鉴相器/电荷泵16输出电流Icp转化为电压 来作为预置模块11的控制电压；预置模块11，用于接收数字处理器18的预置信号，来实现目标频率的直接预置；全差分正交压控振荡器12，用于产生适合于多标准通信协议的正交振荡信号，接 收来自数字处理器18的频带选择信号Ρ<Υ:0>，同时结合预置模块11共同完成对目标频率 的预置功能；开关型缓冲器13，用于隔离全差分正交压控振荡器12与连续除2分频器模块14， 并且将全差分正交压控振荡器12的输出信号进行缓冲，增强驱动能力；连续除2分频器模块14，用于将全差分正交压控振荡器产生的信号进行除2分频，产生满足低频通信标准的多路I/Q本征信号；多模分频器15，用于对开关型缓冲器13输出的信号进行分频处理；鉴频鉴相器/电荷泵16，用于将晶振信号与多模分频器15的输出信号MMD_CLK进 行相位以及频率的比较，将相位误差通过电荷泵转化电流；非易失性存储器17，用于存储数字处理器18产生的控制信号SW1<A:0>，SW2<B:0> 以及预置信号p<Y:o>，c<z:o>;数字处理器18，用于产生各个模块的控制信号和预置信号，并对多模分频器15的 进行分频比的控制。上述方案中，所述三阶差分环路滤波器10是一个可变带宽的环路滤波器，其内部 的无源器件的值可通过数字控制加以修正来调节环路滤波器的频响应特性，从而实现整个 系统的环路带宽的可调的输入端与鉴频鉴相器/电荷泵16的输出端相连；所述三阶差分环 路滤波器10的输出端与预置模块11的输入端相连接，还与数字模块18的输出Sw2<B:0> 相连接，用于动态的调节滤波器上的无源器件的值，从而调节三阶滤波器的频率响应特性， 以至于自适应的调节锁相环频率综合器的环路带宽，使得多标准的频率综合器的环路更加 稳定。上述方案中，所述预置模块11的输入端分别与三阶差分环路滤波器的输出以及 数字处理器18的输出C<Z:0>相连接，输出端与全差分正交压控振荡器12的输入端相连接。上述方案中，所述全差分正交压控振荡器12是由三个工作于不同频率带的全 差分正交压控振荡器构成，根据不同的通信标准，用于对来自数字处理器18的数字信号 Swl<A:0>进行选择；其输入端分别与数字信号18的输出端Swl<A:0>和Ρ<Υ:0>以及预置 模块11的输出端相连接，输出端与多模分频器15的输入端相连接。上述方案中，所述开关型缓冲器13的输入端与所述全差分正交压控振荡器12的 输出端相连接，输出端与连续除2分频器模块14相连接。上述方案中，所述连续的除2分频器14的输入端与所述开关型缓冲器13的输出 端相连接，输出端连接到收发机为其提供多路I/Q本征信号。上述方案中，所述多模分频器15是一个分频比可扩展且可编程多模分频器，其输 入端分别与开关型缓冲器13及数字处理器18的输出端SDM<X:0>相连接，输出端MMD_CLK 分别与鉴频鉴相器/电荷泵16及数字处理器18的输入端相连接。上述方案中，所述鉴频鉴相器/电荷泵16的输入端与多模分频器15输出端相连 接，同时与外部的晶振相连接，输出端与三阶差分环路滤波器10相连接。上述方案中，所述非易失性存储器17的输入端与数字处理器18的输出端连接，输 出端与数字处理器18的输入端连接。上述方案中，所述数字处理器18包括简化的Σ Δ数字调制器180、频率采样模 块181、频率比较模块182、线性插值计算模块183以及数字控制信号产生模块184，所述数 字处理器18用于对全差分正交压控振荡器12的输出频率进行精确的采样保存，然后与所 给定的目标频率进行比较，继而进行线性插值计算出目标频率相应的控制位，将控制位存 入非易失性存储器17中，以有效补偿由工艺偏差导致的频率偏移；其输入端分别与数字输 入、外部参考信号Fr、多模分频器15的输出端，以及非易失性存储器17的输出端相连接，输
5出端分别与三阶差分滤波器10的输入端、非易失性存储器17的输入端、多模分频器15的 输入端以及全差分正交压控振荡器12的输入相连接。(三)有益效果从上述的技术方案可以看出，本发明具有以下有益效果1、利用本发明，通过合理的频率分配使得在0. 7GHz到6GHz范围内频率能够连续 覆盖，并且通过具有强大功能的数字处理器对频率进行预置实现了很快速的跳频。2、利用本发明，整个系统采用差分结构，利用三个工作于不同频率带的全差分的 压控振荡器产生正交的I/Q振荡信号，并利用连续的除2分频器合理的分配频率使得系统 在整个0. 7GHz到6. OGHz的频带范围内连续可调。3、利用本发明，数字处理器18通过对正交压控振荡器输出信号进行采样、保存， 并通过数字处理器18模块中的频率比较模块182和线性插值计算模块183对给定的目 标频率进行对应的预置控制位计算，然后通过数字处理器18与非易失存储器17连接的 WRITE方式存入到非易失存储器17模块中，同时也将控制相应正交压控振荡器的开关信号 Swl<A:0>存入到非易失存储器17中。根据非易失存储器17的特性，其保存的预置信号可 以在掉电的情况下长时间保存，从而避免了整个系统每次上电都要重新进行一些数字处理 过程。利用这些存储的预置信号，在进行信道选择时可以直接进行频率预置，从而大大减少 跳频后的锁定时间。
图1为本发明提供的基于分数分频频率综合器的多标准I/Q正交载波产生装置的 方框图；图2为本发明提供的全差分的正交压控振荡器12的电路图；图3为本发明提供的数字处理器18的内部框架示意图。图4为本发明提供的环路滤波器10的电路图；图5为本发明提供的数字处理器18内部频率采样模块181在全差分正交压控振 荡器12的输出频率进行A分频时的频率采样、保存示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。如图1所示，图1为本发明提供的基于分数分频频率综合器的多标准I/Q正交载 波产生装置的方框图，该多标准I/Q正交载波产生装置包括三阶差分环路滤波器10、预置 模块11、全差分正交压控振荡器12、开关型缓冲器13、连续除2分频器模块14、多模分频器 15、鉴频鉴相器/电荷泵16、非易失性存储器17和数字处理器18。通过合理的频率分配使得全差分正交压控振荡器12中的1、2、3工作于不同的频 率段，并通过来自数字处理器18的信号Swl<A:0>进行选择；通过开关型缓冲器13，将自全 差分正交压控振荡器12出来的正交信号进行缓冲处理增加其驱动能力；连续除2分频器 14对通过开关型缓冲器13的正交信号进行除2分频以得到0. 7GHz到6GHz连续覆盖的正 交信号，满足频率低于6GHz以下的通信标准；多模分频15有两个作用，作用1是在整个系统环路断开的工作模式下接收来自数字处理器18的信号实现固定分频比，然后将正交信 号通过多模分频器15进行固定的分频，分频后的信号MMD_CLK进入数字处理器进行采样处 理。作用2就是整个系统环路开始工作时，接收数字处理器18中的Σ Δ数字调制器180信 号实现分数分频，此刻的分频比在每个MMD_CLK的时钟周期是处于变化状态，而不是固定 不变的；鉴频鉴相器/电荷泵16中鉴频鉴相器用于环路中两信号相位/频率的比较，电荷 泵将鉴频鉴相器输出的电压脉冲转化为电流脉冲；三阶差分环路滤波器10将鉴频鉴相器/ 电荷泵16出来的电流脉冲信号转换为控制预置模块11的差分电压。该基于分数分频频率综合器的多标准I/Q正交载波产生装置具体工作情况如下 工作模式1，断开整个系统环路，使得在三阶差分环路滤波器10处断开，即图4环路滤波器 10的电路图中的开关接收数字处理器18的数字开关信号使得电压VB和Vctrl相连，而环 路滤波器的输出与Vctrl断开。此刻全差分的正交压控振荡器12的控制电压处于稳定状 态。而全差分正交压控振荡器12的输出的正交信号通过开关型换缓冲器13输入到多模分 频器15，此刻这个分频比可以扩展的可编程多模分频器工作处于固定分频比的模式，这是 由来自数字处理器18的控制信号决定。将分频后的时钟信号MMD_CLK输入到数字处理器 18中进行频率的采样、保存操作。图5显示全差分正交压控振荡器12输出频率进行固定A 分频时的频率采样、保存示意图。它由Aus计数器1810，频率计数器1811以及存储器1812 组成。工作时将外部参考频率Fr用A us计数器1810进行计数，计数时间长度为Aus。同 时频率计数器1811对MMD_CLK时钟信号进行计数，一直计到A us计数器1810计满为止，然 后A us计数器1810发出一个控制信号R让频率计数器1811停止计数，并将所计的数字存 入存储器1812当中，这就计入了一个振荡频率点。接下来通过数字处理器18改变输出预置 信号Ρ<Υ:0>和C<Z:0>使全差分正交压控振荡器12输出另一频率点，同样通过频率采样模 块181进行下一个频点的采样、保存。直到频率采样结束后，数字处理器18根据不同目标 频率进行频率比较以及线性插值计算得到控制预置模块11和全差分压控振荡器12的预置 信号C<Z:0>和Ρ<Υ:0>，并将它们存入非易失性存储器17中。我们可以多次重复以上过程 将小于6GHz的通信标准所要求的频率点一一存入存储非易失性存储器17中。在存完所要 求的预置信号后，系统的工作模式1结束。接下来整个系统进行工作模式2 由数字处理器 18给出控制信号将三阶差分环路滤波器接入整个环路当中，即断开VB电压，这时整个系统 环路进行锁相环正常工作模式下。当进行信道选择时，数字处理器18直接读取非易失性存 储器17中的相应的预置信号P和C以及选择全差分正交压控振荡器的开关信号Swl<A: 0>， 并且(它们)分别置于全差分压控振荡器12和预置模块。这样使得目标频率和预置频率 非常接近，整个环路系统只需很少的模拟调谐时间就可以锁定在目标频率。基于图1所述分数分频频率综合器的多标准I/Q正交载波产生装置的方框图，图2 给出了本发明提供的全差分正交压控振荡器12的电路图。该振荡器为全差分形式，采用了 两组可变电容，分别用控制电压Vctrl-和Vctrl+来进行调节。利用数字处理器18给出的 开关信号Swl<A:0>进行不同振荡器之间的选择。数字处理器18同时给出控制信号Ρ<Υ:0> 来选择不同MIM电容阵列来实现不同频带之间的切换。并且该振荡器用振荡信号周期地开 关尾电流源来降低全差分振荡器数12输出信号的相位噪声。基于图1所述分数分频频率综合器的多标准I/Q正交载波产生装置的方框图，图3 是数字处理器18内部的框架图。外部数字输入通过数字控制信号产生模块184后来控制
7整个系统的每个模块；数字处理器18中Σ △调制器180接收数字控制信号产生模块184 给出的信号进行工作并输出SDM<X:0>来控制多模分频器15实现系统的分数分频；频率采 样模块181与时钟信号MMD_CLK和Fr相连，进行振荡器的频率采样和保存；给定目标频率 和保存的频率通过频率比较模块182进行比较；最后将比较后的结果在线性插值模块183 中进行计算得到目标频率所对应的预置信号P和C。基于图1所述分数分频频率综合器的多标准I/Q正交载波产生装置的方框图， 图4为三阶环路滤波器10的电路图。该环路滤波器接收数字处理器18的开关控制信号 Sw2<B:0>来开关选择差分滤波器中的无源器件，从而改变滤波器的频率响应以调节环路的 带宽，使得整个系统的环路带宽可调从而避免环路的不稳定性。并且它的输出端有开关控 制，这样能在不同工作模式下进行切换。基于图3所述的数字处理器18内部框架图，图5为全差分正交压控振荡器输出频 率进行固定A分频时的频率采样、保存示意图。Aus计数器1810对外部时钟信号Fr进行计 数，计数时间长度为A us，这是由于MMD_CLK是正交压控振荡器进行A分频后的时钟。同时 频率计数器1811对MMD_CLK时钟信号计数，在Aus计数器计满后给出R信号使得频率计数 器停止计数，这时频率计数器1811内的计数值即为振荡器的频率，以13bit的二进制形式 表示，单位为MHz。然后再把计得的Ubit 二进制存储到存储器1812中，供频率比较模块 182使用。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
权利要求
1.一种基于分数分频频率综合器的多标准I/Q正交载波产生装置，其特征在于，该I/Q 正交载波产生装置包括三阶差分环路滤波器(10)，用于将鉴频鉴相器/电荷泵(16)输出电流Icp转化为电压 来作为预置模块(11)的控制电压；预置模块(11)，用于接收数字处理器(18)的预置信号，来实现目标频率的直接预置；全差分正交压控振荡器(12)，用于产生适合于多标准通信协议的正交振荡信号，接收 来自数字处理器(18)的频带选择信号Ρ<Υ:0>，同时结合预置模块(11)共同完成对目标频 率的预置功能；开关型缓冲器(13)，用于隔离全差分正交压控振荡器(12)与连续除2分频器模块 (14)，并且将全差分正交压控振荡器(12)的输出信号进行缓冲，增强驱动能力；连续除2分频器模块(14)，用于将全差分正交压控振荡器产生的信号进行除2分频，产 生满足低频通信标准的多路I/Q本征信号；多模分频器(15)，用于对开关型缓冲器(1 输出的信号进行分频处理；鉴频鉴相器/电荷泵(16)，用于将晶振信号与多模分频器(15)的输出信号MMD_CLK进 行相位以及频率的比较，将相位误差通过电荷泵转化电流；非易失性存储器(17)，用于存储数字处理器(18)产生的控制信号SW1<A:0>，SW2<B:0> 以及预置信号P<Y:0>，C<Z:0>;数字处理器(18)，用于产生各个模块的控制信号和预置信号，并对多模分频器(15)的 进行分频比的控制。
2.根据权利要求1所述的基于分数分频频率综合器的多标准I/Q正交载波产生装置， 其特征在于，所述三阶差分环路滤波器(10)是一个可变带宽的环路滤波器，其内部的无源 器件的值可通过数字控制加以修正来调节环路滤波器的频响应特性，从而实现整个系统的 环路带宽的可调的输入端与鉴频鉴相器/电荷泵(16)的输出端相连；所述三阶差分环路滤波器(10)的输出端与预置模块(11)的输入端相连接，还与数字 模块(18)的输出Sw2<B:0>相连接，用于动态的调节滤波器上的无源器件的值，从而调节三 阶滤波器的频率响应特性，以至于自适应的调节锁相环频率综合器的环路带宽，使得多标 准的频率综合器的环路更加稳定。
3.根据权利要求1所述的基于分数分频频率综合器的多标准I/Q正交载波产生装置， 其特征在于，所述预置模块(11)的输入端分别与三阶差分环路滤波器的输出以及数字处 理器(18)的输出C<Z:0>相连接，输出端与全差分正交压控振荡器(1 的输入端相连接。
4.根据权利要求1所述的基于分数分频频率综合器的多标准I/Q正交载波产生装置， 其特征在于，所述全差分正交压控振荡器(12)是由三个工作于不同频率带的全差分正交 压控振荡器构成，根据不同的通信标准，用于对来自数字处理器(18)的数字信号Swl<A:0> 进行选择；其输入端分别与数字信号(18)的输出端Swl<A:0>和Ρ<Υ:0>以及预置模块(11) 的输出端相连接，输出端与多模分频器(1 的输入端相连接。
5.根据权利要求1所述的基于分数分频频率综合器的多标准I/Q正交载波产生装置， 其特征在于，所述开关型缓冲器(13)的输入端与所述全差分正交压控振荡器(12)的输出 端相连接，输出端与连续除2分频器模块(14)相连接。
6.根据权利要求1所述的基于分数分频频率综合器的多标准I/Q正交载波产生装置，其特征在于，所述连续的除2分频器(14)的输入端与所述开关型缓冲器(1 的输出端相 连接，输出端连接到收发机为其提供多路I/Q本征信号。
7.根据权利要求1所述的基于分数分频频率综合器的多标准I/Q正交载波产生装置， 其特征在于，所述多模分频器(1 是一个分频比可扩展且可编程多模分频器，其输入端分 别与开关型缓冲器(13)及数字处理器(18)的输出端SDM<X:0>相连接，输出端MMD_CLK分 别与鉴频鉴相器/电荷泵(16)及数字处理器(18)的输入端相连接。
8.根据权利要求1所述的基于分数分频频率综合器的多标准I/Q正交载波产生装置， 其特征在于，所述鉴频鉴相器/电荷泵(16)的输入端与多模分频器(1 输出端相连接，同 时与外部的晶振相连接，输出端与三阶差分环路滤波器(10)相连接。
9.根据权利要求1所述的基于分数分频频率综合器的多标准I/Q正交载波产生装置， 其特征在于，所述非易失性存储器(17)的输入端与数字处理器(18)的输出端连接，输出端 与数字处理器(18)的输入端连接。
10.根据权利要求1所述的基于分数分频频率综合器的多标准I/Q正交载波产生装 置，其特征在于，所述数字处理器(18)包括简化的Σ Δ数字调制器(180)、频率采样模块 (181)、频率比较模块(182)、线性插值计算模块(183)以及数字控制信号产生模块(184)， 所述数字处理器(18)用于对全差分正交压控振荡器(1 的输出频率进行精确的采样保 存，然后与所给定的目标频率进行比较，继而进行线性插值计算出目标频率相应的控制位， 将控制位存入非易失性存储器(17)中，以有效补偿由工艺偏差导致的频率偏移；其输入端 分别与数字输入、外部参考信号Fr、多模分频器(1 的输出端，以及非易失性存储器(17) 的输出端相连接，输出端分别与三阶差分滤波器(10)的输入端、非易失性存储器(17)的输 入端、多模分频器(1 的输入端以及全差分正交压控振荡器(1 的输入相连接。
全文摘要
本发明公开了一种基于分数分频频率综合器的多标准I/Q正交载波产生装置，该装置包括三阶差分环路滤波器(10)、预置模块(11)、全差分正交压控振荡器(12)、开关型缓冲器(13)、连续除2分频器模块(14)、多模分频器(15)、鉴频鉴相器/电荷泵(16)、非易失性存储器(17)和数字处理器(18)。利用本发明，通过合理的频率分配使得在0.7GHz到6GHz范围内频率能够连续覆盖，并且通过具有强大功能的数字处理器对频率进行预置实现了很快速的跳频。
文档编号H03L7/085GK102122955SQ20101057713
公开日2011年7月13日 申请日期2010年12月7日 优先权日2010年12月7日
发明者吴南健, 楼文峰, 耿志卿, 颜小舟 申请人:中国科学院半导体研究所