专利名称：带有预放大器的互补循环折叠增益自举运算放大器电路的制作方法
技术领域：
本发明涉及微电子学与固体电子学领域，涉及一种运算放大器，具体为一种带有 预放大器的互补循环折叠增益自举运算放大器电路。
背景技术：
运算放大器是很多模拟电路最重要的模块之一，广泛应用于模数转换电路，滤波 器等模拟信号处理电路中。通常决定了高性能开关电容电路能够达到的精度、速度和功耗 等指标。在开关电容电路中，负载通常为纯电容性质，此时单级运算放大器(OTA)功耗优于 多级的运算放大器，并且带有增益自举结构的单级运算放大器可以提供非常高的增益。因 此，传统的折叠式增益自举OTA放大器获得了广泛的应用。但是，传统的折叠式增益自举 OTA放大器具有速度慢、功耗大等缺点。一方面，集成电路的工作速度日益提高；另一方面， 目前消费电子领域，以电池为电力的移动便携设备要求电路的功耗尽可能低，从而延长移 动便携设备的使用时间。
发明内容
(一)要解决的技术问题为了克服现有折叠式增益自举OTA速度慢、功耗大的不足，本发明提供了一种带 有预放大器的互补循环折叠增益自举0ΤΑ，要解决的问题在于，提高增益自举OTA的单位增 益带宽GBW，以提高其工作速度，并降低功耗。( 二 )技术方案为解决上述技术问题，本发明提供了一种带有预放大器的互补循环折叠增益自举 运算放大器电路，包括预放大器电路，P型互补输入支路以及N型互补输入支路，其中所述预放大器电路包括第一 NMOS晶体管Ni、第二 NMOS管N2、第三NMOS管N3、第 四NMOS管N4，和第五NMOS管N5，其中第五NMOS管N5源极接地，栅极接N型第一偏置电压Vbnl ；第一 NMOS管附的栅 极接第一全差分信号VINN ；第二 NMOS管N2的栅极接第二全差分信号VINP ；该第一 NMOS管 Nl的源极与第二 NMOS管N2的源极相连后接所述第五NMOS管N5的漏极；第三NMOS管N3、 第四NMOS管N4两者的栅极相连后接N型第零偏置电压VbnO，两者的漏极相连后接电源电 压 VDD ；所述P型互补输入支路包括第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3和 第四PMOS管P4，其中该第一 PMOS管P1、第二 PMOS管P2两者的栅极连接后接所述第一全 差分信号VINN ；该第三PMOS管P3、第四PMOS管P4两者的栅极连接后接所述第二全差分信 号 VINP ；所述N型互补输入支路包括第十六NMOS管附6、第十七NMOS管附7、第十八NMOS 管N18和第十九NMOS管附9，其中第十六NMOS晶体管附6、第十七NMOS管N17两者的栅 极互连后接所述第一全差分信号VINN ；第十八NMOS管附8、第十九NMOS管N19两者的栅极互连后接所述第二全差分信号VINP。其中，所述电路还包括与所述P型互补输入支路相连的P型偏置电压晶体管部 分、P型偏置尾电流晶体管对部分、P型共源共栅晶体管部分以及和所述P型共源共栅晶体 管部分相连的第一运算放大器；其中，所述P型偏置电压晶体管部分包括第五PMOS管P5，所述第五PMOS管P5的源极接 所述电源电压VDD，栅极接P型第一偏置电压Vbpl，漏极同时与所述第一到第四共四个PMOS 管Pl P4的源极相连；所述P型偏置尾电流晶体管部分包括第六NMOS管N6、第七NMOS管N7、第八NMOS 管N8和第九NMOS管M9，其中所述第六到第九共四个NMOS管N6 N9的源极都接地；所 述第六NMOS管N6、第七NMOS管N7两者的栅极互连后接所述第三PMOS管P3的漏极；所述 第八NMOS管N8、第九NMOS管N9两者的栅极互连后接所述第二 PMOS管P2的漏极；所述第 六NMOS管N6、第一 PMOS管Pl两者的漏极相连；所述P型共源共栅晶体管对部分包括第十NMOS管mo、第i^一 NMOS管mi、第 十二 NMOS管N12和第十三NMOS管附3，其中第十NMOS管附0的源极与所述第六NMOS管 N6的漏极相连，第i^一 NMOS管mi的源极与所述第九NMOS管N9的漏极相连，第十二 NMOS 管N12的源极和所述第七晶体管N7的漏极相连，第十三NMOS管W3的源极和所述第八NMOS 管N8的漏极相连，第十二 NMOS管附2的漏极和所述第三PMOS管P3的漏极相连，第十三 NMOS管附3的漏极和所述第二 PMOS管P2的漏极相连，第十二 NMOS管附2、第十三NMOS管 N13两者的栅极互连后接N型第二偏置电压Vbn2 ；所述第一运算放大器的电源电压正端接所述第六PMOS管P6的漏极，电源电压负 端接所述第九PMOS管P9的漏极，正输出端将第一输出信号POUTP至所述第十五PMOS管 P15的栅极，负输出端输出第二输出信号POUTN至所述第十四PMOS管P14的栅极，第一偏置 电压端PVCM接N型偏置电压。其中，所述电路还包括与所述N型互补输入支路相连的N型偏置电压晶体管部分、N型偏置尾电流晶体 管部分、N型共源共栅晶体管部分以及和所述N型共源共栅晶体管部分相连的第二运算放 大器；所述N型偏置电压晶体管部分包括第二十NMOS管N20，所述第二十NMOS管N20 的源极接地，漏极同时与所述第十六到第十九共四个NMOS管me N19的源极相连，该第 二十NMOS管N20的栅极接共模控制信号VCMFB ；所述N型偏置尾电流晶体管部分包括第六PMOS管P6、第七PMOS管P7、第八PMOS 管P8和第九PMOS管P9，其中，第六至第九共四个PMOS管P6 P9的各源极互连后接所述 电源电压VDD ；第六PMOS管P6、第七PMOS管P7两者的栅极互连后接所述第十八NMOS管 N18的漏极；第八PMOS管P8、第九PMOS管P9两者的栅极互连后接所述第七NMOS管N7的 漏极；第六PMOS管P6的漏极、第十六MOS管N16两者的漏极相连；第九PMOS管P9、第十九 NMOS管N19两者的漏极相连；所述N型共源共栅晶体管部分包括第十二 PMOS管P12、第十三PMOS管P13、第 十四PMOS管P14、和第十五PMOS管P15，其中，第十二 PMOS管P12、第十三PMOS管P13两者 的栅极互连后接P型第二偏置电压Vbp2 ；第十二 PMOS管P12的源极与第七PMOS管P7的漏极相连，而该第十二 PMOS管P12的漏极与所述第十八NMOS管附8的漏极相连，第十三PMOS 管P13的源极与第八PMOS管P8的漏极相连，该第十三PMOS管P13的漏极与所述第十七 NMOS管附7的漏极相连，第十四PMOS管P14的源极与第六PMOS管P6的漏极相连，而该第 十四PMOS管P14的漏极与所述第十NMOS管附0的漏极相连后输出第一差分信号V0UTP，第 十五PMOS管P15的源极与第九PMOS管P9的漏极相连，而该第十五PMOS管P15的漏极与 所述第十一 NMOS管mi的漏极相连后输出第二差分信号VOUTN ；所述第二运算放大器的电源电压负端接第十一 NMOS管mi的源极，电源电压正端 接第十NMOS管mo的源极，正输出端输出第三输出信号NOUTP至所述第i^一 PMOS管Pll 的栅极，而负输出端输出第四输出信号NOUTN至第十NMOS管mo的栅极，第二偏置电压端 NVCM接P型偏置电压。(三)有益效果本发明采用了 N型MOS管与P型MOS管组成的互补输入支路，并且N型互补输入 支路与P型互补输入支路的共源共栅晶体管mo、Nil和P14、P15共用了相同的电流，因此 更充分的利用了的各个支路的电流，有效地提高了运放的单位增益带宽GBW，提高了运放的 工作速度。并且由于增加了共源共栅自举电路Nboost和Pboost，提高了电路的增益。仿真 结果表明，该电路提高了单位增益带宽和直流增益。因此，使用本发明可以提高诸如高性能 模数转换器的高性能开关电容的速度，降低功耗。
图1是本发明的电路结构图；图2是Pboost电路结构图；图3是Nboost电路结构图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进一步详细说明。以下实施 例用于说明本发明，但不用来限制本发明的范围。本发明属于微电子学与固体电子学领域的超大规模集成电路设计，涉及一种增益 自举OTA电路，可以用于模数转换电路，滤波器等模拟信号处理电路的设计，例如可以用于 诸如高速模数转换器等高性能开关电容电路中高速增益自举运算放大器的设计。本发明的电路结构参见图1，本发明提供了一种带有预放大器的互补循环折叠增 益自举运算放大器电路，包括预放大器电路，P型互补输入支路以及N型互补输入支路，其 中所述预放大器电路包括第一 NMOS晶体管Ni、第二 NMOS管N2、第三NMOS管N3、第 四NMOS管N4，和第五NMOS管N5，其中第五NMOS管N5源极接地，栅极接N型第一偏置电压Vbnl ；第一 NMOS管附的栅 极接第一全差分信号VINN ；第二 NMOS管N2的栅极接第二全差分信号VINP ；该第一 NMOS管 Nl的源极与第二匪OS管N2的源极相连后接所述第五NMOS管N5的漏极；第三NMOS管N3、 第四NMOS管N4两者的栅极相连后接N型第零偏置电压VbnO，两者的漏极相连后接电源电 压 VDD ；
所述P型互补输入支路包括第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3和 第四PMOS管P4，其中该第一 PMOS管P1、第二 PMOS管P2两者的栅极连接后接所述第一全 差分信号VINN ；该第三PMOS管P3、第四PMOS管P4两者的栅极连接后接所述第二全差分信 号 VINP ；所述N型互补输入支路包括第十六NMOS管附6、第十七NMOS管附7、第十八NMOS 管N18和第十九NMOS管附9，其中第十六NMOS晶体管附6、第十七NMOS管N17两者的栅 极互连后接所述第一全差分信号VINN ；第十八NMOS管附8、第十九NMOS管N19两者的栅极 互连后接所述第二全差分信号VINP。其中，所述电路还包括与所述P型互补输入支路相连的P型偏置电压晶体管部 分、P型偏置尾电流晶体管对部分、P型共源共栅晶体管部分以及和所述P型共源共栅晶体 管部分相连的第一运算放大器；其中，所述P型偏置电压晶体管部分包括第五PMOS管P5，所述第五PMOS管P5的源极接 所述电源电压VDD，栅极接P型第一偏置电压Vbpl，漏极同时与所述第一到第四共四个PMOS 管Pl P4的源极相连；所述P型偏置尾电流晶体管部分包括第六NMOS管N6、第七NMOS管N7、第八NMOS 管N8和第九NMOS管M9，其中所述第六到第九共四个NMOS管N6 N9的源极都接地；所 述第六NMOS管N6、第七NMOS管N7两者的栅极互连后接所述第三PMOS管P3的漏极；所述 第八NMOS管N8、第九NMOS管N9两者的栅极互连后接所述第二 PMOS管P2的漏极；所述第 六NMOS管N6、第一 PMOS管Pl两者的漏极相连；所述P型共源共栅晶体管对部分包括第十NMOS管附0、第i^一 NMOS管附1、第 十二 NMOS管N12和第十三NMOS管附3，其中第十NMOS管附0的源极与所述第六NMOS管 N6的漏极相连，第i^一 NMOS管mi的源极与所述第九NMOS管N9的漏极相连，第十二 NMOS 管W2的源极和所述第七晶体管N7的漏极相连，第十三NMOS管W3的源极和所述第八NMOS 管N8的漏极相连，第十二 NMOS管附2的漏极和所述第三PMOS管P3的漏极相连，第十三 NMOS管附3的漏极和所述第二 PMOS管P2的漏极相连，第十二 NMOS管附2、第十三NMOS管 N13两者的栅极互连后接N型第二偏置电压Vbn2 ；所述第一运算放大器的电源电压正端接所述第六PMOS管P6的漏极，电源电压负 端接所述第九PMOS管P9的漏极，正输出端将第一输出信号POUTP至所述第十五PMOS管 P15的栅极，负输出端输出第二输出信号POUTN至所述第十四PMOS管P14的栅极，第一偏置 电压端PVCM接N型偏置电压。其中，所述电路还包括和所述N型互补输入支路相连的N型偏置电压晶体管部分、N型偏置尾电流晶体 管部分、N型共源共栅晶体管部分以及和所述N型共源共栅晶体管部分相连的第二运算放 大器；所述N型偏置电压晶体管部分包括第二十NMOS管N20，所述第二十NMOS管N20 的源极接地，漏极同时与所述第十六到第十九共四个NMOS管me N19的源极相连，该第 二十NMOS管N20的栅极接共模控制信号VCMFB ；所述N型偏置尾电流晶体管部分包括第六PMOS管P6、第七PMOS管P7、第八PMOS 管P8和第九PMOS管P9，其中，第六至第九共四个PMOS管P6 P9的各源极互连后接所述电源电压VDD ；第六PMOS管P6、第七PMOS管P7两者的栅极互连后接所述第十八NMOS管 N18的漏极；第八PMOS管P8、第九PMOS管P9两者的栅极互连后接所述第七NMOS管N7的 漏极；第六PMOS管P6的漏极、第十六MOS管N16两者的漏极相连；第九PMOS管P9、第十九 NMOS管N19两者的漏极相连；所述N型共源共栅晶体管部分包括第十二 PMOS管P12、第十三PMOS管P13、第 十四PMOS管P14、和第十五PMOS管P15，其中，第十二 PMOS管P12、第十三PMOS管P13两者 的栅极互连后接P型第二偏置电压Vbp2 ；第十二 PMOS管P12的源极与第七PMOS管P7的漏 极相连，而该第十二 PMOS管P12的漏极与所述第十八NMOS管附8的漏极相连，第十三PMOS 管P13的源极与第八PMOS管P8的漏极相连，该第十三PMOS管P13的漏极与所述第十七 NMOS管附7的漏极相连，第十四PMOS管P14的源极与第六PMOS管P6的漏极相连，而该第 十四PMOS管P14的漏极与所述第十NMOS管附0的漏极相连后输出第一差分信号V0UTP，第 十五PMOS管P15的源极与第九PMOS管P9的漏极相连，而该第十五PMOS管P15的漏极与 所述第十一 NMOS管mi的漏极相连后输出第二差分信号VOUTN ；所述第二运算放大器的电源电压负端接第十一 NMOS管mi的源极，电源电压正端 接第十NMOS管mo的源极，正输出端输出第三输出信号NOUTP至所述第i^一 PMOS管Pll 的栅极，而负输出端输出第四输出信号NOUTN至第十NMOS管WO的栅极，第二偏置电压端 NVCM接P型偏置电压。图1中晶体管？1、？2、？3、？4为？型输入器件，附6、附7、附8、N19为N型输入器 件。VINP、VINN为全差分输入信号，VINP加到P3、P4和N18、N19的栅极，VINN加到PI、P2 和附6、N17的栅极。晶体管P5为PI、P2、P3、P4组成的P型互补输入支路提供偏置电流， N20为附6、N17, N18, N19组成的N型互补输入支路提供偏置电流。与此同时，N20提供一 个路径，以通过在共模反馈电路(N型偏置电压晶体硅部分)中产生的信号VCMFB控制输出 VOUTP、VOUTN的共模分量。晶体管N6、N7和N8、N9为P型互补输入支路的偏置尾电流晶体 管，NlO, Nll和附2、N13为P型互补输入支路的共源共栅晶体管对。晶体管P6、P7和P8、 P9为N型互补输入支路的偏置尾电流晶体管。P14、P15和P12、P13为N型互补输入支路 的共源共栅晶体管对。VOUTP和VOUTN为全差分输出。Vbpl为晶体管P5的偏置电压，Vpb2 为晶体管P14、P15、P12、P13的偏置电压。Vbn2为晶体管N10、Nil、N12、N13的偏置电压。 VDD和GND分别具有1. 8V和OV的电源电压。与常规增益自举OTA相比，本发明采用了 N型MOS管与P型MOS管支路互补输入； 与仅有P型输入器件的Rida S. Assaad循环折叠OTA (可参见IEEE固态电路杂志2009年9 月第9卷第2535-2542页的文章“The Recycling Folded Cascode :A General Enhancement of the Folded Cascode Amplifier”中报道的循环折叠OTA结构)相比，本发明互补循环 折叠OTA增加了 N型互补输入支路，并且N型互补输入支路与P型互补输入支路的共源共 栅晶体管附0、附1和？14、？15共用了相同的电流。因此更充分的利用了的各个支路的电 流，有效地提高了运放的单位增益带宽GBW，提高了运放的工作速度。并且由于增加了共源 共栅自举电路Nboost和Pboost，提高了放大器的增益。如图2所示，辅助放大器Pboost (即上述的第一运算放大器)的输入PINP、PINN连 接至节点 24、27，输出 POUTP、POUTN 连接至节点 61、60，PVCM、PVbpl、PVbp2、PVbnl 和 PVbnl 为固定的偏置电压。
如图3所示，辅助放大器Nboost (即上述的第二运算放大器)的输入NINP、NINN 连接至节点 14、17，输出 NOUTP、NOUTN 连接至节点 63、62，VCMFB、NVCM、PVCM、NVbpl、NVbp2、 NVbn 1、NVbn 1、PVbpl、PVbp2、PVbn2 和 PVbnl 为固定的偏置电压。为了验证性能，在CADENCE平台进行SPICE仿真。仿真结果表明，在3pF电容负载时，单位增益带宽为11. 26GHz。因此可以得到本发 明的增益自举OTA的特性总结，如表1所示。表 权利要求
1.一种带有预放大器的互补循环折叠增益自举运算放大器电路，其特征在于，包括: 预放大器电路，P型互补输入支路以及N型互补输入支路，其中所述预放大器电路包括第一 NMOS晶体管Ni、第二 NMOS管N2、第三NMOS管N3、第四 NMOS管N4，和第五NMOS管N5，其中第五NMOS管N5源极接地，栅极接N型第一偏置电压Vbnl ；第一 NMOS管附的栅极接 第一全差分信号VINN ；第二 NMOS管N2的栅极接第二全差分信号VINP ；该第一 NMOS管附 的源极与第二 NMOS管N2的源极相连后接所述第五NMOS管N5的漏极；第三NMOS管N3、第 四NMOS管N4两者的栅极相连后接N型第零偏置电压VbnO，两者的漏极相连后接电源电压 VDD ；所述P型互补输入支路包括第一 PMOS管Pl、第二 PMOS管P2、第三PMOS管P3和第四 PMOS管P4，其中该第一 PMOS管P1、第二 PMOS管P2两者的栅极连接后接所述第一全差分 信号VINN ；该第三PMOS管P3、第四PMOS管P4两者的栅极连接后接所述第二全差分信号 VINP ；所述N型互补输入支路包括第十六NMOS管附6、第十七NMOS管附7、第十八NMOS管 N18和第十九NMOS管附9，其中第十六NMOS晶体管附6、第十七NMOS管N17两者的栅极 互连后接所述第一全差分信号VINN ；第十八NMOS管附8、第十九NMOS管N19两者的栅极互 连后接所述第二全差分信号VINP。
2.如权利要求1所述的电路，其特征在于，所述电路还包括与所述P型互补输入支路 相连的P型偏置电压晶体管部分、P型偏置尾电流晶体管对部分、P型共源共栅晶体管部分 以及和所述P型共源共栅晶体管部分相连的第一运算放大器；其中，所述P型偏置电压晶体管部分包括第五PMOS管P5，所述第五PMOS管P5的源极接所述 电源电压VDD，栅极接P型第一偏置电压Vbpl，漏极同时与所述第一到第四共四个PMOS管 Pl P4的源极相连；所述P型偏置尾电流晶体管部分包括第六NMOS管N6、第七NMOS管N7、第八NMOS管 N8和第九NMOS管M9，其中所述第六到第九共四个NMOS管N6 N9的源极都接地；所述 第六NMOS管N6、第七NMOS管N7两者的栅极互连后接所述第三PMOS管P3的漏极；所述第 八NMOS管N8、第九NMOS管N9两者的栅极互连后接所述第二 PMOS管P2的漏极；所述第六 NMOS管N6、第一 PMOS管Pl两者的漏极相连；所述P型共源共栅晶体管对部分包括第十NMOS管WO、第十一 NMOS管mi、第十二 NMOS管N12和第十三NMOS管附3，其中第十NMOS管附0的源极与所述第六NMOS管N6的 漏极相连，第i^一 NMOS管附1的源极与所述第九NMOS管N9的漏极相连，第十二 NMOS管附2 的源极和所述第七晶体管N7的漏极相连，第十三NMOS管N13的源极和所述第八NMOS管N8 的漏极相连，第十二 NMOS管附2的漏极和所述第三PMOS管P3的漏极相连，第十三NMOS管 N13的漏极和所述第二 PMOS管P2的漏极相连，第十二 NMOS管附2、第十三NMOS管N13两 者的栅极互连后接N型第二偏置电压Vbn2 ；所述第一运算放大器的电源电压正端接所述第六PMOS管P6的漏极，电源电压负端接 所述第九PMOS管P9的漏极，正输出端将第一输出信号POUTP至所述第十五PMOS管P15的 栅极，负输出端输出第二输出信号POUTN至所述第十四PMOS管P14的栅极，第一偏置电压 端PVCM接N型偏置电压。
3.如权利要求1所述的电路，其特征在于，所述电路还包括与所述N型互补输入支路相连的N型偏置电压晶体管部分、N型偏置尾电流晶体管部 分、N型共源共栅晶体管部分以及和所述N型共源共栅晶体管部分相连的第二运算放大器； 所述N型偏置电压晶体管部分包括第二十NMOS管N20，所述第二十NMOS管N20的源 极接地，漏极同时与所述第十六到第十九共四个NMOS管me W9的源极相连，该第二十 NMOS管N20的栅极接共模控制信号VCMFB ；所述N型偏置尾电流晶体管部分包括第六PMOS管P6、第七PMOS管P7、第八PMOS管 P8和第九PMOS管P9，其中，第六至第九共四个PMOS管P6 P9的各源极互连后接所述电 源电压VDD ；第六PMOS管P6、第七PMOS管P7两者的栅极互连后接所述第十八NMOS管N18 的漏极；第八PMOS管P8、第九PMOS管P9两者的栅极互连后接所述第七NMOS管N7的漏极； 第六PMOS管P6的漏极、第十六MOS管N16两者的漏极相连；第九PMOS管P9、第十九匪OS 管N19两者的漏极相连；所述N型共源共栅晶体管部分包括第十二 PMOS管P12、第十三PMOS管P13、第十四 PMOS管P14、和第十五PMOS管P15，其中，第十二 PMOS管P12、第十三PMOS管P13两者的栅 极互连后接P型第二偏置电压Vbp2 ；第十二 PMOS管P12的源极与第七PMOS管P7的漏极相 连，而该第十二 PMOS管P12的漏极与所述第十八NMOS管附8的漏极相连，第十三PMOS管 P13的源极与第八PMOS管P8的漏极相连，该第十三PMOS管P13的漏极与所述第十七NMOS 管附7的漏极相连，第十四PMOS管P14的源极与第六PMOS管P6的漏极相连，而该第十四 PMOS管P14的漏极与所述第十NMOS管mo的漏极相连后输出第一差分信号VOUTP，第十五 PMOS管P15的源极与第九PMOS管P9的漏极相连，而该第十五PMOS管P15的漏极与所述第 十一 NMOS管mi的漏极相连后输出第二差分信号VOUTN ；所述第二运算放大器的电源电压负端接第十一NMOS管mi的源极，电源电压正端接第 十NMOS管mo的源极，正输出端输出第三输出信号NOUTP至所述第i^一 PMOS管Pll的栅 极，而负输出端输出第四输出信号NOUTN至第十NMOS管mo的栅极，第二偏置电压端NVCM 接P型偏置电压。
全文摘要
本发明公开了一种带有预放大器的互补循环折叠增益自举运算放大器电路，属于运算放大器技术领域。其具有由N型晶体管(N1、N2、N3、N4)构成的预放大器，通过P型晶体管(P1、P2、P3、P4)和N型晶体管(N16、N17、N18、N19)互补输入，以及采用循环折叠增益自举跨导运算放大器结构来提高跨导运算放大器的单位增益带宽。本电路具有高单位增益带宽和低功耗的特点，符合集成电路目前研究和发展的方向。
文档编号H03F1/02GK102075151SQ20101061839
公开日2011年5月25日 申请日期2010年12月22日 优先权日2010年12月22日
发明者杨华中, 赵南, 魏琦 申请人:清华大学