专利名称：一种LTE Turbo编码器的制作方法
技术领域：
本实用新型涉及编码技术领域及第四代移动通信领域，尤其涉及一种LTE Turbo 编码器。
背景技术：
Turbo 码由于优越的误码及误块性能，被 3GPP LTE(3rd GenerationPartnership Project Long Term Evolution，第三代合作伙伴计划长期演进)TS36. 212V8. 5. O协议 所采用。在3GPP LTE协议中，Turbo编码器的内部结构如图1所示，其中，Xk表示Turbo 编码器输出的系统码，X’ k表示交织后的系统码，Zk及z’ k分别表示Turbo编码器输 出的第一校验码和第二校验码；D表示Turbo编码器的内部寄存器。它包括两个8状 态的成员编码器(Constituent Encoder)(即RSCl和RSC2电路)和一个内部交织器 (InternalInterleaver)，编码速率(即输入输出比)为1/3。LTE Turbo编码器的内交织 器采用了不同于其他标准的一种特殊交织方式，交织器的输入与输出之间的对应关系为Ci' = Cn ⑴，(i = 0，…，K-1)Π ⑴=mocKfiXi+^Xi2, K)其中，cQ，Cl，c2，c3，…，Cih是Turbo编码器中的内部交织器的输入数据，Ct/， C1'，…，cK_/为内部交织器的输出数据，其中40彡K彡6144，参数的取值根据K 值变化，具体对应关系参考3GPP LTE TS 36. 212V8. 5. O中5. 1. 3. 2。如图2所示，典型的Turbo编码器中主要包括主控制模块201、内交织模块202、 存储模块203及RSC(Recursive System Code，递归系统卷积码)编码模块204。其中主控制模块201 主要实现对内交织模块202、存储模块203及RSC编码模块204 的整体控制；内交织模块202 主要用于产生交织地址；存储模块203 用于存储数据，并根据写地址和读地址，写入或读出对应数据；RSC编码模块204 主要用于对交织后的数据及未交织的数据实现RSC编码。LTE Turbo编码器的处理过程为主控制模块201触发存储模块203接收并存储 一个码块包含的所有顺序数据后，触发内交织模块202计算出交织地址并发送到存储模块 203，主控制模块201产生顺序递增地址后也发送到存储模块203 ；RSC编码模块204根据交 织地址及顺序递增地址从存储模块203中读取交织数据和顺序数据后，对交织数据和顺序 数据进行RSC编码。一个码块中包含有多个比特(最大为6144bits)的数据。按照上述单比特的处理 方式，以最大码块(6144bits)为例，仅接收数据就需6144个时钟周期，如果不考虑交织地 址产生时间和RSC编码时间，再读出数据又需6144个时钟周期，这样，处理一个码块的时间 就相当长。即使采用乒乓操作，实现数据的同时读写，处理一个最大码块也需要6144个时 钟周期以上。通过上述分析可知，在输入比特较多的情况下，对一个码块进行Turbo编码处理
3的延时会非常大，因此不可避免的会给整个下行链路处理带来较大的延时，而较大的延时 又会进一步引起基带的处理性能低下。
实用新型内容本实用新型要解决的技术问题是提供一种LTE Turbo编码器，以克服单比特的 Turbo编码器处理时间过长而造成的下行处理时延过大的问题。为解决上述问题，本实用新型提供了一种LTE Turbo编码器，包括主控制器、内 交织器、存储器及RSC编码器；所述主控制器分别与所述内交织器、所述存储器及所述RSC编码器相连，其对上 述各部分进行控制，产生顺序递增地址并在每一时钟将N个顺序递增地址发送到所述存储 器；所述内交织器与所述存储器及所述主控制器相连，其计算出交织地址，并在所述 主控制器发送顺序递增地址的同时在每一时钟向所述存储器并行地输出N个交织地址；所述存储器与所述主控制器及所述内交织器相连，其内部至少包含N个存储单 元；在所述主控制器的控制下，N个存储单元同时进行写操作，每一存储单元在每一时钟写 入Ibit数据；其根据接收到的所述主控制器产生的N个顺序递增地址和N个交织地址并行 地将本地保存的数据读出并对应地输出到所述RSC编码器中的第一 RSC单元和第二 RSC单 元；所述RSC编码器与所述存储器及所述主控制器相连，其中包括所述第一 RSC单元、 所述第二 RSC单元及所述RSC控制单元；所述第一 RSC单元对在每一时钟接收到的N比特 未交织数据进行RSC编码后发送到RSC控制单元，第二 RSC单元对每一时钟接收到的N比 特交织数据进行RSC编码后发送到RSC控制单元，RSC控制单元对第一 RSC单元和第二 RSC 单元发来的数据进行输出控制，在每一时钟同时输出N比特系统码、N比特第一校验码及N 比特第二校验码。进一步地，上述编码器还可具有以下特征所述存储器中除上述N个存储单元外还包括另外N个存储单元时，所述另外N个 存储单元与上述N个存储单元进行乒乓操作，同时对存储器内的数据进行读写操作。进一步地，上述编码器还可具有以下特征所述内交织器中包括相连的初值存储单元和递推计算单元；其中，初值存储单元 中保存有计算交织地址所需的初始值；递推计算单元根据交织地址计算公式及初值存储单 元中保存的初始值计算交织地址，并输出到所述存储器中。进一步地，上述编码器还可具有以下特征当N = 8时，所述初值存储单元中保存的初始值为!110(1(忧+4)，K)、mod(2f2，K)、 mod((8^+64^), K), mod(16f2, K)及 mod(128f2，K)；其中，K 为码块大小;所述递推单元利用公式Π (i+1) = mod(( Π (i) +mod((mod(f^f2, K) +mod(2if2, K)), K)), K)先后通过递 推计算出Π (1) Π (7)的值；根据公式Π (i+8) = mod (( Π (i)+mod ((mod (8f\+64f2，K)+mod (16if2，K))，K))，K)先后通过递推计算出Π (8) Π (15)的值。进一步地，上述编码器还可具有以下特征所述初值存储单元中的数据位宽为13bits，深度为940，地址宽度为10。与现有技术相比，本实用新型提供了一种基于3GPP LTE协议的Turbo编码器并行 设计方案，其内部采用乒乓操作及并行编码处理的方式，大大的缩短了 Turbo编码的处理 时间，提高了 Turbo编码的效率，从而减小了 LTE链路下行的处理时延，提高了 LTE数据链 路的处理能力；本实用新型装置结构清晰，且可以采用通用的低成本电路器件实现，以低成 本实现高效率的Turbo编码运算，因此具有较高的商业价值。
图1为现有技术中1/3速率Turbo编码器结构图；图2为现有技术中单比特的Turbo编码器的典型结构示意图；图3为本实用新型实施例中8比特并行处理的Turbo编码器模块的内部结构示意 图；图4为本实用新型实施例中内交织模块中交织地址递推产生的示意图；图5为本实用新型实施例中初值存储单元的结构示意图；图6为本实用新型实施例中LTE Turbo编码器中单比特卷积码编码器实现框图图7本实用新型实施例中写数据操作处理方法的流程图；图8为本实用新型实施例中读数据操作处理方法的流程图。
具体实施方式
下面将结合附图及实施例对本实用新型的技术方案进行更详细的说明。本实用新型LTE Turbo编码器是基于图2结构的基础上，实现多比特并行处理。本实用新型所述的并行LTE Turbo编码器中包括主控制器、内交织器、存储器及 RSC编码器；其中主控制器分别与内交织器、存储器及RSC编码器相连，其对上述各部分进行控制， 其产生顺序递增地址并在每一时钟将N个顺序递增地址发送到存储器；内交织器与存储器及主控制器相连，其计算出交织地址，并在主控制器发送顺序 递增地址的同时在每一时钟向存储器并行地输出N个交织地址；存储器与主控制器及内交织器相连，其内部至少包含N个存储单元，在主控制器 的控制下，N个存储单元同时进行写操作，每一存储单元在每一时钟写入Ibit数据；根据接 收到的主控制器产生的N个顺序递增地址和N个交织地址并行地将本地保存的数据读出并 对应地输出到RSC编码器中的第一 RSC单元和第二 RSC单元；RSC编码器与存储器及主控制器相连，其中包括第一 RSC单元、第二 RSC单元及 RSC控制单元，第一 RSC单元对在每一时钟接收到的N比特未交织数据进行RSC编码后发送 到RSC控制单元，第二 RSC单元对每一时钟接收到的N比特交织数据进行RSC编码后发送 到RSC控制单元，RSC控制单元对第一 RSC单元和第二 RSC单元发来的数据进行输出控制， 在每一时钟同时输出N比特系统码、N比特第一校验码及N比特第二校验码。此外，当存储器中除上述N个存储单元外还包括另外N个存储单元时，该另外N个存储单元与上述N个存储单元进行乒乓操作，同时对存储器内的数据进行读写。此外，在内交织器中还可包括相连的初值存储单元和递推计算单元；其中，初值存 储单元中保存有计算交织地址所需的初始值；递推计算单元用于根据交织地址计算公式及 初值存储单元中保存的初始值计算交织地址，并输出到存储器中。下面以8比特并行处理为例对LTE Turbo编码器的并行实现方案作介绍，但其实 现思路并不只限于8比特并行的实现，也适用于4比特、16比特、32比特等多比特并行处理 的实现。图3给出了 8比特并行处理的LTE Turbo编码器的内部结构图，其内部包括以下 模块主控制器301 主要实现对内交织器302、存储器303及RSC编码器304的整体控 制。内部主要包括K值有效判断单元305、写操作控制单元306、读操作控制单元307及其它 控制功能单元308。K值有效判断单元305用于判断上游模块输入的码块大小K值是否为 3GPP LTE TS 36. 212V8. 5. 0中5. 1. 3. 2中所给出的值，其中，上游模块是指与Turbo编码器 直接相连的且作为流入Turbo编码器内部的数据的输出端的模块；写操作控制单元306，用 于对存储器303产生顺序写地址及进行选择写数据控制；读操作控制单元307，用于对存储 器303产生顺序递增地址及选择读数据控制；其它控制功能单元308，主要实现对上下游模 块的握手及对内交织器302、存储器303及RSC编码器304使能信号等的控制，其中，下游模 块是指与Turbo编码器直接相连的且作为流出Turbo编码器内部的数据的输入端的模块；内交织器302 内部主要包括初值存储ROM (Read-Only Memory,只读存储器)309 及递推计算单元310。初值存储ROM 309用于存储进行交织地址递推的初值；递推计算单 元310用于根据初值存储ROM 309提供的初值并行产生交织地址，即完成交织地址Π (i) = mod(f1Xi+f2Xi2, K)的8路并行计算功能，使每个时钟可以同时输出8个交织地址， Π (8η)、Π (8η+1)、Π (8η+2)、Π (8η+3)、Π (8η+4)、Π (8η+5)、Π (8η+6)、Π (8η+7)；存储器303 内部主要包括有两套存数据的双口 RAM (Random-AccessMemory，随机 存取存储器)——第一 RAM 311和第二 RAM 312，每套RAM包含有8块深度为768、宽度为 Ibit的双口 RAM。通过两套双口 RAM进行乒乓操作，实现对数据的同时读写。在写数据操 作时，可一次写入Sbits数据；在读数据操作时，可同时接收读操作控制单元307输入的顺 序递增地址和内交织器302产生的交织地址，同时输出未经交织后的数据(Sbits)和交织 过的数据(Sbits)；RSC编码器304 内部主要由第一 RSC单元313、第二 RSC单元314及RSC控制单 元315组成，第一 RSC单元313负责对未交织数据(Sbits)进行并行RSC编码；第二 RSC单 元314负责对交织数据(Sbits)进行并行RSC编码；RSC控制单元315负责对第一 RSC单元 313和第二 RSC单元314的RSC编码后数据进行输出控制，同时输出8bits系统码、8bits 第一校验码及Sbits第二校验码。利用本实用新型LTE Turbo编码器处理方法包括以下步骤步骤A.主控制器301将自身置于空闲等待状态，上游模块检测到后，发送第一个 数据指示信号，并同时发送码块大小K及第一个数据；步骤B.主控制器301指示存储器303接收数据，并开始往写计数器中写计数，若 写计数器计数值小于K，则继续写数据；否则，跳到步骤C ；在写数据和写计数的同时，对K
6值进行判断，若K值无效，即回到步骤A，主控制器即回到空闲状态，等待下一个数据块的到 来；否则继续写计数与写数据，并在写计数器计数值等于K时，跳到步骤C ；步骤C.主控制器301开始检测下游模块是否处于等待状态，若是，则执行步骤D ； 否则，继续执行步骤C;步骤D.主控制器301触发内交织器302，并将K值传给内交织器302 ；步骤E.内交织器302开始计算，计算出交织地址后，通知主控制器301 ；步骤F.主控制器301产生读使能信号以触发存储器303，并开始读计数，即顺序读 数据地址，主控制器301控制自身将产生的顺序递增地址与内交织器302递推产生的交织 地址同时输入存储器303，并使能RSC编码模块304 (即向其发送使能信号)；步骤G.存储器303根据接收到的顺序递增地址及交织地址同时输出未交织数据 和交织数据，RSC编码器304接收从存储器303输出的未交织数据和交织后的数据并分别 对这些数据进行RSC编码，然后将编码后数据输出给LTE Turbo编码器的下游模块；步骤H.当主控制器301检测到下游模块有请求暂停输出数据的信号，即暂停输出 新的数据；否则一直输出数据，若读计数器计数值计到K，则跳入步骤I，否则继续上面的步 骤F;步骤I.主控制器301把自身置为空闲等待状态，返回步骤A。图4是本实用新型内交织器的交织地址递推产生示意图。LTE中Turbo编码内部的内交织器的输入即cQ，Cl，c2，c3，…，Cim，其中 40≤K≤6144，输出记为Ct/ ,c/，…，cK_/，它们之间满足以下算法关系Ci' = Cn ⑴，(i = 0，K-1)Π ⑴=mod(f1Xi+f2Xi2, K)要完成交织地址Π (i) =mod(f1Xi+f2Xi2,K)的8路并行计算功能，使每个时钟 同时输出 8 个交织地址，即 Π (8η), Π (8η+1)、Π (8η+2)、Π (8η+3)、Π (8η+4)、Π (8η+5)、 Π (8η+6)、Π (8η+7)，本实用新型采用并行递推的实现方案。根据上面LTE Turbo编码器的内交织地址产生公式Π (i) = modX i+f2X i2, K)，对于406144的码块值K，可以推导出Π (i+1) = mod (X (i+1) +f2 X (i+1)2)，K)= mod(( Π (i)+mod((mod(f+f2, K)+mod(2if2, K)), K)), K) (1)Π (i+8) = mod (X (i+8) +f2 X (i+8)2)，K)= mod(( Π (i)+mod((mod(8f1+64f3, K)+mod(16if2, K)), K)), K) (2)由上面的推导可以看出，Π (i+1)的结果可以由Π (i)、f\+f2*2if2的值求出。 其中对于固定的码块大小K，f\+f2是固定的，可以通过累加进行求解，而相应的 mod (^f2, K)和 mod(2f2，K)可以通过事先在 ROM 中保存 mod ((f Jf2)，K)和 mod(2f2，K)的 值，然后根据码块大小K值来查询保存的相应地址中的值来递推计算进而得到Π (i+1)。同理Π(i+8)可以通过事先在 ROM 中保存 mod((84+64&)，K)、mod(16f2，K)和 mod(128f2, K)的值，然后根据码块大小K值来查询保存的相应地址来读取并递推计算出。8路并行交织的地址可以由Π (0) = 0根据推导关系式⑴推导出Π (1)，根据推 导关系式(2)推导出第一路的输出地址Π (8)，然后利用第一路的地址来推导第二路输出 地址，利用第二路输出地址来推导出第三路输出地址，8路并行交织的地址递推过程如图4所示。根据上面的分析和图4推导，可以看出，内交织器需要5个部分ROM存取初始数 据，分别存储 mod ((f^f2)，K)、mod(2f2，K)、mod ((8f\+64f2)，K)、mod(16f2，K)及 mod(128f2， K)的初值。图5为本实用新型中初值存储单元的结构示意图。该单元的数据位宽为13bits， 深度为940，地址宽度为10。地址0 187对应存储的数据是mocK^+f》，K)的初值；地 址188 375对应存储的数据是mod(2f2，K)的初值；地址376 563对应存储的数据是 mod ((8^+64^)，K)的初值；地址564 751对应存储的数据是mod(16f2, K)的初值；地址 752 939对应存储的数据是mod(128f2，K)的初值。图6为Turbo编码器中单比特卷积码编码器实现框图。要实现8路并行的RSC编 码，本实用新型采用以下并行的实现方案。由图6，有
权利要求1.一种LTE Turbo编码器，其特征在于，包括主控制器、内交织器、存储器及RSC编码器；所述主控制器分别与所述内交织器、所述存储器及所述RSC编码器相连，其对上述各 部分进行控制，产生顺序递增地址并在每一时钟将N个顺序递增地址发送到所述存储器；所述内交织器与所述存储器及所述主控制器相连，其计算出交织地址，并在所述主控 制器发送顺序递增地址的同时在每一时钟向所述存储器并行地输出N个交织地址；所述存储器与所述主控制器及所述内交织器相连，其内部至少包含N个存储单元； 在所述主控制器的控制下，N个存储单元同时进行写操作，每一存储单元在每一时钟写入 Ibit数据；其根据接收到的所述主控制器产生的N个顺序递增地址和N个交织地址并行地 将本地保存的数据读出并对应地输出到所述RSC编码器中的第一 RSC单元和第二 RSC单 元；所述RSC编码器与所述存储器及所述主控制器相连，其中包括所述第一 RSC单元、所述 第二 RSC单元及所述RSC控制单元；所述第一 RSC单元对在每一时钟接收到的N比特未交 织数据进行RSC编码后发送到RSC控制单元，第二 RSC单元对每一时钟接收到的N比特交 织数据进行RSC编码后发送到RSC控制单元，RSC控制单元对第一 RSC单元和第二 RSC单 元发来的数据进行输出控制，在每一时钟同时输出N比特系统码、N比特第一校验码及N比 特第二校验码。
2.如权利要求1所述的编码器，其特征在于，所述内交织器中包括相连的初值存储单元和递推计算单元；其中，初值存储单元中保 存有计算交织地址所需的初始值；递推计算单元根据交织地址计算公式及初值存储单元中 保存的初始值计算交织地址，并输出到所述存储器中。
3.如权利要求2所述的编码器，其特征在于，所述初值存储单元为数据位宽为13bits，深度为940，地址宽度为10的存储单元。
专利摘要本实用新型公开了一种LTE Turbo编码器，包括主控制器、内交织器、存储器及RSC编码器；主控制器分别与内交织器、存储器及RSC编码器相连；内交织器与存储器及主控制器相连；存储器与主控制器及内交织器相连，其内部至少包含N个存储单元；RSC编码器与存储器及主控制器相连，其中包括第一RSC单元、第二RSC单元及RSC控制单元。采用本实用新型可以大大的缩短了Turbo编码的处理时间，提高Turbo编码的效率，从而减小LTE链路下行的处理时延，提高LTE数据链路的处理能力；本实用新型装置结构清晰，且可以采用通用的低成本电路器件实现，以低成本实现高效率的Turbo编码运算，因此具有较高的商业价值。
文档编号H03M13/29GK201789496SQ20102011454
公开日2011年4月6日 申请日期2010年2月3日 优先权日2010年2月3日
发明者刘合武 申请人:中兴通讯股份有限公司