专利名称：包括mosfet和双栅极jfet的电子电路的制作方法
技术领域：
本发明一般地涉及半导体器件，并且更具体地涉及被配置用于功率应用的半导体器件。
背景技术：
被设计用于射频(RF)功率应用的互补型金属氧化物半导体(CMOS)器件具有传统上需要的在改进的RF性能与更高的击穿电压之间的折衷。例如，CMOS器件的RF性能可以通过减少栅极几何尺寸(例如，通过使用短沟道长度)来改进。然而，更小的栅极尺寸减小了 CMOS器件的击穿电压。由于减小的击穿电压限制了在放大器配置中的CMOS器件的输出处可用的电压摆动，所以这种CMOS器件在功率应用中用处较小。在一种处理击穿电压问题的方法中，CMOS器件可以被设计用于具有更低的电压摆动的更大的电流驱动。然而，更大的电流驱动需要使得CMOS器件中的晶体管的宽度较大， 从而呈现对驱动电路的不期望的容性负载。另一种处理击穿电压问题的方法使用横向扩散金属氧化物半导体(LDMOS)晶体管。LDMOS晶体管具有活动区和漏极之间的漂移区。漂移区被轻掺杂并且经历最大的电压摆动。由于漂移区中的掺杂浓度受限于击穿电压要求，所以LDMOS器件牺牲更高的击穿电压而换来在漏极和源极端子之间流动的漏电流的更高的总电阻(被称作导通状态电阻)。另一种处理击穿电压问题的方法使用具有更厚和更高电阻率的衬底的器件。这些器件可以提供更高电压的性能但是也引入了更高的导通状态损耗。这些器件包括减小表面场(RESURF)器件，其中衬底二极管的耗尽区与横向二极管的耗尽区交互以减小表面场。在这些器件中，由于耗尽区的横向宽度扩大，所以击穿电压增大。因此，存在对于与传统半导体器件相比提供改进的RF性能和更高功率的高击穿电压半导体器件的需要。
发明内容
本发明提供了用作用于放大输入信号的功率放大器的多种电子电路。示例电路包括MOSFET和JFET，二者都包括源极和漏极，其中JFET的源极直接耦合到MOSFET的漏极。 MOSFET还包括栅极，而JFET还包括顶栅极和底栅极二者。MOSFET和JFET的栅极在一些实施例中具有不同的宽度。
在多种实施例中，JFET的顶栅极耦合到MOSFET的栅极。在这些实施例中的一些实施例中，JFET的底栅极也耦合到MOSFET的栅极，并且在这些实施例中的一些实施例中， JFET的顶栅极和底栅极二者都耦合到DC偏置源。在示例电路的多种实施例中，JFET的顶栅极耦合到JFET的底栅极，并且两个栅极都独立于MOSFET的栅极。在这些实施例中的一些实施例中，JFET的顶栅极和底栅极都耦合到DC偏置源，而在这些实施例中的其他实施例中，JFET的顶栅极和底栅极二者都耦合到地。在这些实施例中的更进一步的实施例中，JFET的顶栅极耦合到第一 DC偏置源，和/或 JFET的底栅极耦合到第二 DC偏置源或者地。本发明还针对多种器件。示例器件包括耦合到如上文所述的功率放大器的收发器。该收发器在多种实施例中被配置为产生具有在约700MHz至约2. 5GHz范围内频率的信号或者产生具有在约150MHz至约6GHz范围内的频率的信号。在一些实施例中，收发器被布置于与MOSFET和JFET相同的衬底上。多种实施例进一步包括耦合到JFET的漏极的输出匹配电路。进一步地，本发明还提供信号放大的方法。示例方法包括利用第一信号控制 MOSFET的栅极、利用第二信号控制JFET的顶栅极和利用第三信号控制JFET的底栅极，其中 JFET处于与MOSFET的级联配置。在多种实施例中，第二信号依赖于第一信号，并且在这些实施例中的一些实施例中，第三信号信号依赖于第二信号。类似地，在多种实施例中，第二信号独立于第一信号，并且在这些实施例中的一些实施例中，第三信号依赖于第二信号。
为了简单和清楚而图示图中的元件，并且图中的元件不按比例绘制。一些元件的尺寸可能相对于其他元件被夸大以帮助增进对本发明的多种实施例的理解。图1图示了根据本发明的实施例的包括MOS栅极、结栅极和两个相邻N+区的双栅极半导体器件的示例截面。图2图示了根据本发明的实施例的包括MOS栅极、结栅极和使用导电层耦合的两个N+区的双栅极半导体器件的示例截面。图3图示了根据本发明的实施例的包括MOS栅极、结栅极和布置在MOS栅极和结栅极之间的单个N+区的双栅极半导体器件的示例截面。图4图示了根据本发明的实施例的在第二操作模式中图3中的双栅极半导体器件的示例截面。图5图示了根据本发明的实施例的图1-3和6中的双栅极半导体器件的示例电路图。图6图示了根据本发明的实施例的包括MOS栅极和结栅极的双栅极半导体器件的示例截面。图7提供了根据本发明的实施例的包括MOSFET和双栅极JFET的示例电子电路的电路图。图8A和8B是根据本发明的两个实施例的示例电子电路的截面图，其中每个示例电子电路包括MOSFET和双栅极JFET，其中MOSFET和JFET是有区别的。图9-15提供了根据本发明的多种实施例的包括MOSFET和双栅极JFET的若干示例电子电路的电路图。图16提供了用于利用处于级联配置中的MOSFET和双栅极JFET来放大信号的示例方法的流程图表示。
具体实施例方式本公开针对双栅极半导体器件，其特征在于允许输出电压的大的偏离 (excursion)的高击穿电压，这使得这些半导体器件对于诸如功率放大之类的功率应用有用。此处公开的双栅极半导体器件包括金属氧化物半导体(MOS)栅极和结栅极，其中结栅极的偏置可以是MOS栅极的栅极电压的函数。这样的双栅极半导体器件的击穿电压是MOS 栅极和结栅极的击穿电压之和。由于单独的结栅极具有本征地高的击穿电压，所以双栅极半导体器件的击穿电压比单独的MOS栅极的击穿电压更高。与传统的互补型金属氧化物半导体(CMOS)器件相比，双栅极半导体器件除了提供在更高功率水平上的可操作性之外，还提供改进的RF能力。使用现有技术中已知的半导体制备技术，并且可以使用具有工艺流程中的小修改的用于CMOS和逻辑器件的标准制备工艺，可以基本上在衬底之上和/或之中制备双栅极半导体器件。MOS栅极可以包括金属氧化物半导体结构，所述结构在电压加于MOS栅极时修改半导体结构中的电荷分布，从而控制半导体器件的导电特性。从而MOS栅极可以充当电控制的栅极或者开关。该类型的栅极可以在金属氧化物半导体场效应晶体管(MOSFET)器件中发现。结栅极包括具有与沟道的其余区域相反的掺杂特性的半导体材料的沟道的区域， 以使得当电压加于结栅极时，沟道中的电荷分布被修改，由此控制沟道的导电特性。从而结栅极能够充当电控制的栅极或者开关。该类型的栅极可以在结型场效应晶体管中发现。结栅极的有效电阻是如被结栅极的电压控制的沟道的电阻。此处公开的双栅极半导体器件可以被制备为包括MOS栅极和结栅极之间的一个或更多的注入区。与包括MOS栅极和结栅极之间的一个或多个注入区的实施例相比，不具有MOS栅极和结栅极之间的注入区的实施例可以提供双栅极半导体器件的更高空间密度的配置。这些多种实施例的操作的原理都是类似的，除了在MOS栅极沟道和漂移区之间的耗尽区被修改。图1图示了包括MOS栅极、结栅极和两个相邻N+区(S卩，注入区)的双栅极半导体器件的示例截面。可以使用现有技术中已知的半导体制备技术从掺杂硅、多晶硅、金属和绝缘层的区域和/或层形成双栅极半导体器件100。将理解，此处使用的术语“氧化层”是现有技术中的术语，其指代用作MOS器件中的阻挡层(barrier layer)的任何合适的绝缘层，无论它是否包括氧。该术语的出现是由于该层传统上由二氧化硅形成，但是近年来，它变得也可以从诸如低k介电材料之类的其他材料制备，所述其他材料中的一些不包括氧。双栅极半导体器件100包括P-衬底110、形成于P-衬底110中的N-阱120、N+ 源极130、栅极140、氧化层150、N+区160、N+区162、P+区170和N+漏极180。如此处使用的那样，符号“ + ”指示所指示的导电类型的强掺杂(例如，N+指示N型，强掺杂)，而符号 “_”指示所指示的导电类型的弱掺杂(例如，P"指示P型，弱掺杂)。诸如Vgl和控制电压Vg2之类的电信号可以分别耦合到栅极140和P+栅极170。也可以使用现有技术中已知的半导体制备技术、使用布置于N+源极130、N+区160、N+区162和N+漏极180中的每个的表面上的附加的多晶硅层(未示出)或金属层(未示出)，来将电信号耦合到N+源极130、N+区160、N+区162和N+漏极180。双栅极半导体器件100包括由P-衬底110、N+源极130、和N+区160、栅极140和氧化层150形成的N型MOS场效应晶体管(也被称作N沟道M0SFET)。双栅极半导体器件 100还包括由P-衬底110、N-阱120、N+区162、P+栅极170和N+漏极180形成的N沟道结型场效应晶体管(也被称作N型JFET)。在该实施例中，N+区160和N+区162相邻并且 N+区162基本上布置于N-阱120中。可替代地，双栅极半导体器件100的元件可以被配置为使得双栅极半导体器件 100包括P型MOS栅极，所述P型MOS栅极包括P沟道结栅极。在这样的实施例中，根据现有技术中已知的半导体制备技术，掺杂硅的区域和/或层中的一些可以具有不同的掺杂。可以认为双栅极半导体器件100操作于两个模式中。图1中所示的第一模式由Vgl >阈值电压Vth和IVg2-VpiI 0(g卩，Vg2-Vp1的绝对值近似于0)指示。Vgl是栅极140处的电压，Vg2是P+栅极170处的电压，Vth是栅极140的阈值电压，而Vp1是N+区162处的电压。 在第一模式中，加在栅极140上的电压Vgl比Vth大，使得MOS栅极是“导通”的。控制电压 Vg2加在P+栅极170上，使得利用控制电压Vg2和N+区162的电压Vpi之间的低电势差而偏置结栅极。从而，P+栅极170对电流流动呈现低电阻R。n。在第一模式中，半导体器件100 在N+源极130和N+漏极180之间导通电流。在第二模式中，半导体器件100不导通该电流。回到图1，在第二模式中，负控制电压Vg2加在P+栅极170上，并且P+栅极170之下的耗尽区延伸至N-阱120中的沟道(未示出)中。当加在P+栅极170上的控制电压Vg2 使得IVg2-VpiI大于夹断(pinch off)电压V。ff时，在P+栅极170之下沟道完全耗尽并且没有电流流经N+区162和N+漏极180之间。类似地，在第二模式中，没有电流流经N+源极 130和N+漏极180之间。当控制电压Vg2加在P+栅极170上使得|Vg2-VPI| 0(和第一模式对应)时，沟道打开并且多数载流子电流可以流经N+区162和N+漏极180之间。因此，P+栅极170 (结栅极)的行为可以等效于具有高有效电阻R。ff和低有效电阻R。nm可变电阻器，所述高有效电阻R。ff在I Vg2-Vpi I > Voff时允许少量电流或者不允许电流流经N+源极130和N+漏极180 之间，所述低有效电阻1^在IVg2-VpiI 0时允许最大电流流过。双栅极半导体器件100可以包括具有双栅极的器件，其中P+栅极170 (结栅极) 处的控制电压Vg2可以是栅极140 (M0S栅极)处的电压Vgl的函数。使用参照图5描述的控制电路，MOS栅极和结栅极二者都可以同时动态地偏置于“导通”状态或者“关断”状态。在第二操作模式中，高有效电阻R。ff允许P+栅极170维持高电压并且限制栅极 140和N+区160之间的电势小于MOS栅极击穿电压。由于双栅极半导体器件100的击穿电压是MOS栅极和P+栅极170的击穿电压之和，所以P+栅极170的本征地高的击穿电压提供了双栅极半导体器件100的高击穿电压。控制电压Vg2可以使用控制电路来调节并且可以依赖于夹断电压V。ff。控制电路可以包括被配置为将来自栅极140的RF信号耦合到P+栅极170的电容器(未示出)。为限制栅极140和P+栅极170之间的距离，该电容器可以利用在栅极140和P+栅极170之间平行的多个堆叠金属层来实施。
图2图示了包括MOS栅极、结栅极和两个使用导电层耦合的N+区的双栅极半导体器件的示例截面。可以使用现有技术中已知的半导体制备技术从掺杂硅、多晶硅、金属和绝缘层的区域和/或层形成双栅极半导体器件200。双栅极半导体器件200包括P-衬底110、形成于P-衬底110中的N-阱120、N+源极130、栅极140、氧化层150、N+区260、N+区262、导电层265、P+栅极170和N+漏极180。 导电层265可以是多晶硅层、金属层或现有技术中已知的另一导电层。如图2中所图示，N+ 区260和N+区262被P-衬底110分离开，并且N+区262基本上布置于N-阱120中。如此处关于双栅极半导体器件200所讨论的那样，诸如Vgl和控制信号Vg2之类的电信号可以分别耦合到栅极140和P+栅极170。也可以使用现有技术中已知的半导体制备技术、使用布置于N+源极130、N+区260、N+区262和N+漏极180中的每个的表面上的附加的多晶硅层(未示出)或者金属层(未示出)，来将电信号耦合到N+源极130、N+区 260、N+ 区 262 和 N+ 漏极 180。双栅极半导体器件200包括由P-衬底110、N-阱120、N+源极130、和N+区260、 栅极140、和氧化层150形成的N型M0SFET。双栅极半导体器件200还包括由P-衬底110、 N-阱120、N+区262、P+栅极170和N+漏极180形成的N沟道JFET。在该实施例中，N+区 260和N+区262使用导电层265耦合。可替代地，双栅极半导体器件200的元件可以被配置为使得双栅极半导体器件 200包括包括P沟道结栅极的P型MOS栅极、或者包括P沟道结栅极的N型MOS栅极、或者包括N沟道结栅极的P型MOS栅极。在这样实施例中，根据现有技术中已知的半导体制备技术，掺杂硅的区域和/或层中的一些可以具有不同的掺杂。可以认为双栅极半导体器件200与此处参照图1描述的两个模式类似地操作。第一模式由Vgl >阈值电压Vth和IVg2-VpiI 0指示，其中￥1>1是贴区262处的电压。在第一模式中，加在栅极140上的电压Vgl比Vth大以使得MOS栅极是“导通”的。控制电压Vg2加于P+栅极170上以使得利用控制电压Vg2和N+区262的电压Vpi之间的低电势差而偏置结栅极。从而，P+栅极170对电流流动呈现出低电阻R。n。在第一模式中，半导体器件200在 N+源极130和N+漏极180之间导通电流。在第二模式中，半导体器件200不导通该电流。当控制电压Vg2加在P+栅极170上使得|Vg2-VPI| 0(与第一模式对应)时，沟道打开并且多数载流子的电流可以流经N+区262和N+漏极180之间。因此，P+栅极170 (结栅极)的行为可以等效于具有高有效电阻R。ff和低有效电阻R。n的可变电阻器，所述高有效电阻R。ff在I Vg2-Vpi I > Voff时允许少量电流或者不允许电流流经N+源极130和N+漏极180 之间，所述低有效电阻1^在IVg2-VpiI 0时允许最大电流流过。双栅极半导体器件200可以包括具有双栅极的器件，其中P+栅极170 (结栅极) 处的控制电压Vg2可以是栅极140处的电压Vgl的函数。使用参照图5描述的控制电路，MOS 栅极和结栅极二者都可以同时动态地偏置于“导通”状态或者“关断”状态。如参照图1所描述的那样，控制电路可以包括被配置为将来自栅极140的RF信号耦合到P+栅极170的电容器(未示出)。在第二操作模式中，高有效电阻R。ff允许P+栅极170维持高电压并且限制栅极 140和N+区260之间的电势小于MOS栅极击穿电压。由于双栅极半导体器件200的击穿电压是MOS栅极和P+栅极170的击穿电压之和，所以P+栅极170的本征地高的击穿电压提供了双栅极半导体器件200的高击穿电压。图3图示了包括MOS栅极和结栅极和布置于MOS栅极和结栅极之间的单个N+区的双栅极半导体器件的示例截面。可以使用现有技术中已知的半导体制备技术从掺杂硅、 多晶硅、金属和绝缘层的区域和/或层形成双栅极半导体器件300。双栅极半导体器件300 包括P-衬底110、形成于P-衬底110中的N-阱120、N+源极130、栅极140、氧化层150、 N+区360、P+栅极170和N+漏极180。如图3中所图示，N+区360基本上布置于N-阱120 中。如参照图1-2所描述的那样，诸如Vgl和控制信号Vg2之类的电信号可以分别耦合到栅极140和P+栅极170。也可以使用现有技术中已知的半导体制备技术、使用布置于N+ 源极130、N+区360和N+漏极180中的每个的表面上的附加的多晶硅层(未示出)或者金属层(未示出)，来将电信号耦合到N+源极130、N+区360和N+漏极180。双栅极半导体器件300包括由P-衬底110、栅极140和氧化层150形成的N型MOS 栅极。双栅极半导体器件300还包括由P-衬底110、N-阱120、N+区360、P+栅极170和 N+漏极180形成的N沟道JFET。在该实施例中，N+区360是N沟道JFET的源极并且邻接 N型MOS栅极，该N型MOS栅极包括栅极140和氧化层150。可以认为双栅极半导体器件300与此处参照图1-2描述的两个模式类似地操作。 第一模式由Vgl >阈值电压Vth和IVg2-VpiI 0指示，其中￥1>1是贴区360处的电压。在第一模式中，加在栅极140上的电压Vgl比Vth大以使得MOS栅极是“导通”的。控制电压Vg2 加于P+栅极170上以使得利用控制电压Vg2和N+区360的电压Vpi之间的低电势差而偏置结栅极。从而，P+栅极170对电流流动呈现出低电阻R。n。在第一模式中，半导体器件300 在N+源极130和N+漏极180之间导通电流。在第二模式中，半导体器件300不导通该电流。当控制电压Vg2加在P+栅极170上使得|Vg2-VPI| 0(与第一模式对应)时，沟道打开并且多数载流子的电流可以流经N+区360和N+漏极180之间。因此，P+栅极170 (结栅极)的行为可以认为等效于具有高有效电阻R。ff和低有效电阻R。nm可变电阻器，所述高有效电阻民 在IVg2-VpiI >￥。 时允许少量电流或者不允许电流流经N+源极130和N+漏极180之间，所述低有效电阻1^在|Vg2-VPI| 0时允许最大电流流过。如参照图1-2所描述的那样，可以认为双栅极半导体器件300是具有双栅极的器件，其中P+栅极170 (结栅极)处的控制电压Vg2可以是栅极140处的电压Vgl的函数。使用参照图5描述的控制电路，MOS栅极和结栅极二者都可以同时动态地偏置于“导通”状态或者“关断”状态。如参照图1所描述的那样，控制电路可以包括被配置为将来自栅极140 的RF信号耦合到P+栅极170的电容器(未示出)。在第二操作模式中，高有效电阻R。ff允许P+栅极170维持高电压并且限制栅极 140和N+区360之间的电势小于MOS栅极击穿电压。由于双栅极半导体器件300的击穿电压是MOS栅极和P+栅极170的击穿电压之和，所以P+栅极170的本征地高的击穿电压提供了双栅极半导体器件300的高击穿电压。图4图示了在第二操作模式中图3中双栅极半导体器件300的示例截面。此处的在第二模式中的双栅极半导体器件300的描述类似地应用于参照图1-2所描述的双栅极半导体器件100和200的第二操作模式。
在第二操作模式中，加在栅极140上的电压Vgl低于阈值电压Vth，使得MOS栅极是 “关断”的。控制电压Vg2加在P+栅极170上使得通过使用Vg2和N+区360的电压Vpi之间的高电势差而将结栅极偏置在夹断电压电压V。ff附近。从而，P+栅极170对诸如图4中所图示的漂移区420之类的漂移区中的电流流动呈现高有效电阻R。ff。该高有效电阻R。ff从诸如图4所示的耗尽区410之类的延伸到P+栅极170之下和周围的耗尽区产生。在第二操作模式中，高有效电阻R。ff允许P+栅极170维持高电压并且限制栅极 140处的电压摆动小于MOS栅极的击穿电压。第二操作模式有效地保护了栅极140免于受到高于击穿电压的电压。由于双栅极半导体器件300的击穿电压是MOS栅极和P+栅极170 的击穿电压之和，所以P+栅极170的本征地高的击穿电压提供了双栅极半导体器件300的高击穿电压。图5图示了图1-2中的双栅极半导体器件的示例电路。电路500包括N沟道JFET 510、N沟道MOSFET 520和控制电路530。控制电路530向N沟道JFET 510的栅极提供可以是N沟道MOSFET 520的电压Vgl的函数的控制电压Vg2。控制电路530工作以使N沟道 MOSFET 520和N沟道JFET 510 二者都同时动态地偏置于“导通”状态或者“关断”状态。控制电路530可以是可以将来自N沟道MOSFET的栅极信号耦合到N沟道JFET的栅极的电容
ο控制电路530提供控制电压Vg2以偏置N沟道JFET 510使得R。ff有效电阻在N沟道MOSFET “关断”(即，Vgl < Vg2)时有最大值。典型地，控制电压Vg2将N沟道JFET 510偏置为接近于夹断电压V。ff。当N沟道MOSFET 520 “导通”(即，Vgl > Vg2)时，控制电路530 提供控制电压Vg2以偏置N沟道JFET 510使得R。n有效电阻最小而电流流动最大。R。jljR。ff 的大范围的有效电阻的变化允许N沟道JFET 510的漏极处的电压的大的偏离以及参照图 1-2所描述的双栅极半导体器件的对应的高功率能力。参照图1-2所描述的双栅极半导体器件也可以由与电路500类似的电路图表示，其中N沟道结栅极510可以用P沟道结栅极 (未示出)替换而N沟道MOS栅极520可以用P沟道MOS栅极(未示出)替换。图6图示了根据本发明的可替代实施例的双栅极半导体器件的截面。在该实施例中，可以以比参照图1-4描述的实施例更高空间密度的配置来制备双栅极半导体器件600。 如图6中所图示，双栅极半导体器件600不包括N+区，诸如参照图1-4所描述的N+区160、 N+区162、N+区260、N+区262和N+区360。从而，没有MOS栅极和结栅极之间的共用的 N+区的注入而制备双栅极半导体器件600。双栅极半导体器件600的操作原理类似于参照图1-3所描述的半导体器件100、200和300的操作原理，包括参照图4所描述的第二操作模式的描述。可以使用现有技术中已知的半导体制备技术从掺杂硅、多晶硅、金属和绝缘层的区域和/或层形成双栅极半导体器件600。双栅极半导体器件600包括P-衬底110、形成于P-衬底110中的N-阱120、N+源极130、栅极140、氧化层150、P+栅极170和N+漏极 180。诸如Vgl和控制信号Vg2之类的电信号可以分别耦合到栅极140和P+栅极170。也可以使用现有技术中已知的半导体制备技术、使用布置于N+源极130和N+漏极180中的每个的表面上的附加的多晶硅层(未示出)或者金属层(未示出)，来将电信号耦合到N+ 源极130和N+漏极180。
可以认为双栅极半导体器件600与参照图4所描述的两个模式类似地操作。在第一模式中，电流导通于N+源极130和N+漏极180之间。在第二模式中，电流不导通。在第一模式中，加在栅极140上的电压Vgl比阈值电压Vth(未示出)大。控制电压Vg2加在P+栅极170上，从而对电流流动呈现低有效电阻R。n。在第二操作模式中，加在栅极140上的电压Vgl低于阈值电压Vth并且控制电压Vg2 加在P+栅极170上，从而对电流流动呈现高有效电阻R。ff。高有效电阻R。ff从与参照图4 所描述的耗尽区410类似的、延伸于P+栅极170之下和周围的耗尽区产生。图7提供了用于放大诸如RF信号之类的输入信号的示例电子电路700的电路图。 电路700包括处在级联配置中的MOSFET 705和双栅极JFET 710。在电路700中JFET 710 作为可变电阻器而工作。MOSFET 705和双栅极JFET 710是有区别的晶体管。如此处所使用的那样，两个晶体管被定义为有区别，除非所述晶体管共享共用的注入区。作为一个例子，N+区260和 262(图2)分别是有区别的晶体管的漏极和源极。作为另一例子，N+区160和162(图1) 分别是并非有区别的晶体管的漏极和源极，因为这两个晶体管共享N+注入区。MOSFET 705包括漏极和源极，并且在操作中源极耦合到诸如Vdd之类的电源。 MOSFET 705被栅极控制，所述栅极在操作中从诸如收发器715之类的信号源接收例如RF信号的输入信号。电路700的多种实施例包括与在收发器715和MOSFET 705的栅极之间的输入匹配电路720，以匹配其两侧的阻抗。示例匹配电路720包括电容器和电感器，其中电容器耦合在地和节点之间，所述节点在收发器715与MOSFET 705的栅极之间，并且电感器在线(in-line)布置于所述节点和MOSFET 705的栅极之间。在多种实施例中，M0SFET705 的栅极长度，即位于源极和漏极之间的栅极注入的长度小于一微米。注意到，栅极宽度是垂直于栅极长度而测量的衬底平面中的栅极的尺寸。在多种实施例中，MOSFET 705可以是 NM0SFET 或者 PM0SFET。在一些实施例中，诸如收发器715之类的信号源被布置于与MOSFET 705和双栅极 JFET 710相同的衬底上。在进一步的实施例中，信号源产生具有在约700MHz到约2. 5GHz 范围内的频率的信号。在进一步的实施例中，信号源产生具有在约150MHz到约6GHz范围内的频率的信号。双栅极JFET 710包括通过沟道电连接的源极和漏极，所述沟道被分别布置在沟道上面和下面的两个栅极、顶栅极725和底栅极730控制。在多种实施例中，双栅极JFET 710可以是NJFET或者PJFET。在多种实施例中，双栅极JFET 710包括亚微米栅极长度。双栅极JFET 710的漏极耦合到天线735或者被配置用于信号传输的另一设备。在一些实施例中，天线735由利用无源网络形成的输出匹配电路740耦合到双栅极JFET 710的漏极， 所述输出匹配电路740也被提供为匹配阻抗。双栅极JFET 710的源极耦合到MOSFET 705的漏极。在一些实施例中，双栅极JFET 710的源极直接耦合到MOSFET 705的漏极。如此处所使用的那样，“直接耦合”意为在耦合的晶体管之间的电通信中不存在有源元件。在一些实施例中，双栅极JFET 710的源极通过通孔和诸如导电层265 (图2)之类的迹线(trace)耦合到MOSFET 705的漏极。在一些实施例中，双栅极JFET 710的源极和M0SFET705的漏极之间的点包括共用节点(CN)。如图7 中所示，在一些实例中电路700也可以包括耦合在共用节点和地之间的可选共用节点电路750。如上所述，JFET 710由顶栅极725和底栅极730控制。在多种实施例中，顶和底栅极725、730是非独立的(例如共同控制的)或者独立的，并且可以由地、DC偏置、加在 MOSFET 705的栅极上的输入信号、或者加上DC偏置的输入信号控制。参照图9_15讨论了控制顶和底栅极725、730的多种示例方法。在由图7提供的例子中，顶和底栅极725、730 由类似于控制电路530 (图5)的可选JFET栅极电路745的输出共同控制。JFET栅极电路745用作改进被用作功率放大器的本发明的实施例的性能。底栅极 730的偏置确定顶栅极725的电压以夹断JFET 710，其中JFET 710的夹断电压是MOSFET 705的漏极的极限值。底栅极730偏置的恰当的值是允许JFET 710的夹断电压将MOSFET 705保护在其可靠区的值。在一些实施例中，JFET 710的顶栅极725被维持在0V。但是大的栅极到源极和栅极到漏极电容将漏极和源极的大电压耦合在栅极电压上，减少了 JFET 710的R。ff和R。n变化的效率。JFET栅极电路745的功能是通过应用反信号来抵消顶栅极 725上的这些信号。如图7所示，在一些实例中，电路700也可以包括耦合在共用节点和地之间的可选的共用节点电路750。共用节点电路也用作改进被用作功率放大器的本发明的实施例的性能。共用节点电路750补偿MOSFET 705的栅极到漏极电容和JFET 710的栅极到源极电容的影响。在一些实施例中，共用节点电路750可以是单个电感或被配置为在特定频率下与 MOSFET 705和JFET 710的所述电容共振的串联电感器-电容器(LC)网络。图8A提供了包括MOSFET 805和双栅极JFET 810的示例电子电路800的截面图， 其中MOSFET 805和JFET 810包括有区别的晶体管。如在前述的实施例中那样，可以使用现有技术中已知的半导体制备技术从掺杂硅、多晶硅、多种金属和多种绝缘层的区域和/或层形成MOSFET 805和双栅极JFET 810。在该例子中，双栅极JFET810的源极815由金属层 825和通孔830直接耦合到MOSFET 805的漏极820。作为有区别的晶体管，可以以诸如不同的宽度之类的不同的尺寸，在相同衬底上的不同的位置实施MOSFET 805和双栅极JFET 810。JFET 810还包括漏极835、顶栅极840和底栅极845。顶栅极840和底栅极845布置在N沟道850的上方和下方，所述N沟道850将源极815耦合到JFET 810的漏极820。 底栅极845以两个P阱855为界，所述两个P阱855向底栅极845提供电连接。JFET 810 布置在包括两个N阱860和N隔离层865的N阱区内。在这些实施例中，P阱855也用作从N阱860隔离N沟道850。如图8A中所示，MOSFET 805的栅极870由信号Vgl控制。类似地，JFET 810的顶栅极840和底栅极845分别由信号Vg2和Vg3控制。如上所述，信号Vg2可以依赖于或者独立于信号Vgl。另外，信号Vg3可以依赖于或者独立于信号Vg2。图8B提供了包括MOSFET 805和双栅极JFET 810的另一示例电子电路877的截面，其中MOSFET 805和JFET 810包括有区别的晶体管。在电路875中，MOSFET 805和双栅极JFET 810中的每个被布置在分离的N阱区内。这里，其中布置有MOSFET 805的N阱区以两个N阱880和N隔离层885为界。这些实施例有利地从JFET 810的衬底隔离MOSFET 805。图9提供了包括电子电路700以及进一步包括耦合到顶和底栅极725、730的DC
1偏置源910的示例电子电路900的电路图。在操作中，向输入信号加上DC偏置电压以控制顶和底栅极725、730。在多种实施例中，DC偏置电压可以为正或负。负栅极电压可以加在顶和底栅极725、730上以减少共用节点电压，以这种方式保证MOSFET 805的漏极保持在其可靠区。相反，正电压可以加在顶和底栅极725、730上以使用可靠漏极电压的完全偏离来增强性能。在诸如电路900之类的实施例中，以及在下述的那些实施例中，MOS和JFET栅极电路745和共用节点电路750都是可选的。图10提供了包括电子电路700以及进一步包括耦合到顶栅极725的第一 DC偏置源1010和耦合到底栅极730的第二 DC偏置源1020的示例电子电路1000的电路图。在操作中，向输入信号加上独立的DC偏置电压以独立地控制顶和底栅极725、730中的每个。在多种实施例中，每个DC偏置电压可以为正或者为负。电容器1030加在顶和底栅极725、730 二者之间以允许不同的DC偏置加在每一个之上，而向顶和底栅极725、730中的每个应用与向MOSFET 705的栅极应用的RF耦合相同的RF耦合。图11提供了包括电子电路700但没有MOS和JFET栅极电路745并且其中顶栅极 725和底栅极730 二者都耦合到地的示例电子电路1100的电路图。图12提供了包括电子电路700但没有MOS和JFET栅极电路745并且其中顶栅极 725和底栅极730 二者都耦合到DC偏置源910的示例电子电路1200的电路图。在多种实施例中，DC偏置电压可以为正或者为负。图13提供了包括电子电路700但没有MOS和JFET栅极电路745的示例电子电路 1300的电路图。另外，与图7相反，第一 DC偏置源1010耦合到顶栅极725并且第二 DC偏置源1020耦合到底栅极730，而不是顶和底栅极725、730不独立。在多种实施例中，每个 DC偏置电压可以为正或者为负。在图11-13所图示的这些实施例中，顶和底栅极725、730 的控制独立于输入信号。图14提供了包括电子电路1300并且进一步包括MOS和JFET栅极电路745的示例电子电路1400的电路图。图15提供了包括电子电路700的示例电子电路1500的电路图，并且进一步包括耦合到顶栅极725的DC偏置源910，而底栅极730耦合到地，所述电子电路700经过修改使得底栅极730独立于顶栅极725。在图14和15所图示的这些实施例中，顶栅极725的控制依赖于输入信号，而底栅极730的控制独立于输入信号。仅将RF信号加在JFET 710的顶栅极725上的优点是顶栅极725和漏极或者源极端子之间的电容比底栅极730和源极或者漏极端子之间的电容小，并且顶栅极725比底栅极730对于控制沟道电流流动更有效。图16提供了用于利用处于与双栅极JFET 710的级联配置的MOSFET 705而放大信号的示例方法1600的流程图表示。该方法包括利用第一信号即要被放大的输入信号来控制MOSFET栅极的步骤1610、利用第二信号控制JFET顶栅极的步骤1620、和利用第三信号控制JFET的底栅极的步骤1630。将理解，意图同时执行图16所图示的步骤。在多种实施例中，第二信号依赖于第一信号，并且在这些实例中的一些实施例中这两个信号相同，例如，其中MOSFET的栅极和JFET的顶栅极是容性耦合的。在这些实施例中的一些实施例中，第三信号也依赖于第一和第二信号，诸如图7所图示的那样，而在其他实施例中第三信号独立于第一和第二信号，诸如在图14和15中那样。在多种实施例中第二信号独立于第一信号，诸如图11-13所图示的那样。在这些实施例中的一些实施例中，第三信号依赖于第二信号，而在其他实施例中第三信号独立于
第二信号。在多种实施例中第一信号包括输入信号与DC偏置之和。并且，在多种实施例中， 第二和第三信号的任一个或二者可以是或正或负、或者接地的固定的DC偏置。此处讨论的实施例是本发明的例示。由于参照例示来描述这些实施例，所以所述方法或具体元件的多种修改或改造对本领域技术人员可以变得更明显。依赖本发明的教导的、以及通过其这些教导推进了现有技术的全部这样的修改、改造或者变化，都被认为在本发明的精神和范围之内。由于可理解，本发明不以任何方式仅仅限于所例示的实施例，因此，不应该在限制的意义上来考虑这些描述和附图。
权利要求
1.一种电子电路，其包括M0SFET，其包括源极、漏极和栅极；以及JFET，其与所述MOSFET有区别，并且包括源极、漏极、顶栅极和底栅极，所述JFET的源极直接耦合到所述MOSFET的漏极。
2.如权利要求1所述的电子电路，其中所述JFET的顶栅极耦合到所述MOSFET的栅极。
3.如权利要求1或2所述的电子电路，其中所述JFET的底栅极耦合到所述MOSFET的栅极。
4.如权利要求1、2或3所述的电子电路，其中所述JFET的顶和底栅极二者都耦合到 DC偏置源。
5.如权利要求1-3或4所述的电子电路，其中所述JFET的顶栅极由JFET栅极电路耦合到所述MOSFET的栅极。
6.如权利要求1-4或5所述的电子电路，其中所述JFET的顶栅极耦合到所述JFET的底栅极并且两个栅极都独立于所述MOSFET的栅极。
7.如权利要求6所述的电子电路，其中所述JFET的顶栅极和底栅极二者都耦合到DC 偏置源。
8.如权利要求6所述的电子电路，其中所述JFET的顶栅极和底栅极二者都耦合到地。
9.如权利要求6所述的电子电路，其中所述JFET的顶栅极耦合到第一DC偏置源并且所述JFET的底栅极耦合到第二 DC偏置源。
10.如权利要求1-8或9所述的电子电路，其中所述JFET的顶栅极耦合到所述MOSFET 的栅极并且所述JFET的底栅极独立于所述MOSFET的栅极。
11.如权利要求10所述的电子电路，其中所述JFET的顶栅极耦合到DC偏置源。
12.如权利要求10所述的电子电路，其中所述JFET的底栅极耦合到DC偏置源。
13.如权利要求10所述的电子电路，其中所述JFET的底栅极耦合到地。
14.如权利要求1-12或者13所述的电子电路，其进一步包括耦合在地与共用节点之间的共用节点电路，所述共用节点在所述MOSFET的漏极和所述JFET的源极之间。
15.如权利要求14所述的电子电路，其中所述JFET的顶和底栅极二者都耦合到地。
16.如权利要求1-14或者15所述的电子电路，其中所述MOSFET的栅极和所述JFET的栅极具有不同的宽度。
17.一种器件，其包括收发器；以及功率放大器，其由输入匹配电路耦合到所述收发器，所述功率放大器包括M0SFET，其包括源极、漏极和栅极，以及JFET，其与所述MOSFET有区别，并且包括源极、漏极、顶栅极和底栅极，所述JFET的源极直接耦合到所述MOSFET的漏极。
18.如权利要求17所述的器件，其中所述收发器被配置为产生具有在约700MHz至约 2. 5GHz范围内的频率的信号。
19.如权利要求17或18所述的器件，其中所述收发器被配置为产生具有在约150MHz 至约6GHz范围内的频率的信号。
20.如权利要求17、18或19所述的器件，其中所述收发器被布置于与所述MOSFET和所述JFET相同的衬底上。
21.如权利要求17-19或者20所述的器件，其进一步包括耦合到所述JFET的漏极的输出匹配电路。
22.一种方法，其包括利用第一信号控制MOSFET的栅极；利用第二信号控制JFET的顶栅极，所述JFET处于与所述MOSFET的级联配置；以及利用第三信号控制所述JFET的底栅极。
23.如权利要求22所述的方法，其中所述第二信号依赖于所述第一信号。
24.如权利要求22或者23所述的方法，其中所述第三信号依赖于所述第二信号。
25.如权利要求22、23或24所述的方法，其中所述第二信号独立于所述第一信号。
26.如权利要求25所述的方法，其中所述第三信号依赖于所述第二信号。
全文摘要
提供了用于包括信号放大的多种应用的电子电路和方法。示例电子电路包括处于级联配置的MOSFET和双栅极JFET。双栅极JFET包括布置在沟道上面和下面的顶和底栅极。JFET的顶栅极由依赖于控制MOSFET的栅极的信号的信号控制。JFET的底栅极的控制可以依赖于或者独立于顶栅极的控制。MOSFET和JFET可以作为具有不同的诸如栅极宽度之类的尺寸的相同的衬底上的分离的元件来实施。
文档编号H03F3/14GK102414984SQ201080017947
公开日2012年4月11日 申请日期2010年4月12日 优先权日2009年4月22日
发明者A·布拉卡勒, D·玛斯利亚 申请人:Acco半导体公司