专利名称：高电压逻辑电路的制作方法
技术领域：
本发明大体来说涉及电子装置，且更具体来说涉及数字逻辑电路。
背景技术：
数字逻辑电路广泛用以实施数字功能，用以介接于数字电路与模拟电路之间，且用于其它功能。数字逻辑电路为一种电路，其接收一个或一个以上数字输入信号、对所述数字输入信号执行特定逻辑功能，且提供一个或一个以上数字输出信号。数字信号在任何给定时刻具有多个(通常为两个)可能的逻辑值中的一者。举例来说，数字信号可针对逻辑高具有高电压电平或针对逻辑低具有低电压电平(例如，零伏特(OV))。数字逻辑电路可通过金属氧化物半导体(M0Q晶体管来实施以获得小的大小及低功率消耗。通常，MOS晶体管经设计成处理数字输入信号以及数字输出信号的电压范围。 然而，在特定情境下，可能需要处理具有较大电压范围的数字输入及输出信号。
发明内容
图1展示高电压逻辑电路的框图。图2及3展示实施反相器的高电压逻辑电路。图4展示实施与非门的高电压逻辑电路。图5展示实施逻辑功能的高电压逻辑电路。图6展示无线通信装置的框图。图7展示高电压逻辑电路及开关。图8展示用于产生控制信号的过程。
具体实施例方式词语“示范性”在本文中用以意味着“充当实例、例子或说明”。未必将本文中描述为“示范性”的任一设计解释为比其它设计优选或有利。在本文中描述可处理具有较大电压范围的数字输入及输出信号的高电压逻辑电路。高电压逻辑电路可通过具有击穿电压的MOS晶体管来实施，所述击穿电压可小于数字输入及输出信号的电压范围。高电压逻辑电路可用于各种应用，例如用于数字电路与模拟电路之间的接口电路，用于控制电路以接通或断开开关等。
图1展示高电压逻辑电路100的示范性设计的框图。在此示范性设计中，逻辑电路 100包括输入级110、耦合到输入级110的第二级120，及耦合到第二级120的输出级130。 输入级110可接收具有全电压范围的K个数字输入信号Vinl到VinK，其中K可为1或大于 1。输入级110可提供(i)具有第一减小的电压范围的K个第一数字中间信号Val_top到 VaK_top及(ii)具有第二减小的电压范围的K个第二数字中间信号Val_bot到VaK_bot。 每一减小的电压范围可为全电压范围的分数。第二级120可接收来自输入级110的中间信号，且可对所述中间信号实施逻辑功能。第二级120可提供(i)具有第一减小的电压范围的第一数字驱动信号Vdr_top及(ii) 具有第二减小的电压范围的第二数字驱动信号Vdr_bot。输出级130可接收来自第二级120 的驱动信号，且可提供具有全电压范围的数字输出信号Vout。输入级110、第二级120及输出级130可通过具有击穿电压的MOS晶体管来实施，所述击穿电压可小于全电压范围但大于每一减小的电压范围(如下文所描述)。图2展示实施反相器的高电压逻辑电路102的示范性设计的示意图。逻辑电路 102包含输入级110a、第二级120a，及输出级130a，其为图1中的输入级110、第二级120及输出级130的示范性设计。在图2所展示的示范性设计中，输入级1 IOa包括顶部输入电路210及底部输入电路220。顶部输入电路210接收具有全电压范围的输入信号Vin，且提供具有第一减小的电压范围的第一中间信号Va_top。底部输入电路220接收Vin信号，且提供具有第二减小的电压范围的第二中间信号Va_bot。在图2所展示的示范性设计中，顶部输入电路210包括以堆叠配置耦合的P沟道MOS (PMOS)晶体管212及214。PMOS晶体管212使其栅极接收 Vin信号，使其漏极耦合到中间电压Vmid，且使其源极提供Va_top信号。PMOS晶体管214 使其栅极接收Vmid电压，使其漏极耦合到PMOS晶体管212的源极，且使其源极接收Vin信号。底部输入电路220包括以堆叠配置耦合的N沟道MOS (NMOS)晶体管222及224。NMOS 晶体管222使其栅极接收Vin信号，使其源极耦合到Vmid电压，且使其漏极提供Va_bot信号。NMOS晶体管2 使其栅极接收Vmid电压，使其漏极耦合到NMOS晶体管222的漏极，且使其源极接收Vin信号。PMOS及NMOS晶体管可通过对称结构来实施，且每一 MOS晶体管的源极及漏极可互换。Vin信号及Vout信号的全电压范围可涵盖从正电源电压Vdd到负电源电压Vss的范围。Vss可为电路接地、负电压或正电压。Va_top信号的第一减小的电压范围可涵盖从 Vdd到Vmid的范围。Va_bot信号的第二减小的电压范围可涵盖从Vmid到Vss的范围。每一减小的电压范围可小于用以实施高电压逻辑电路的MOS晶体管的击穿电压。一般来说， Vmid可为Vdd与Vss之间的任何电压，且可等于或可不等于Vcenter = (Vdd-Vss)/2+Vss。 然而，将Vcenter用于Vmid可最大化可由高电压逻辑电路处理的电压范围。可将Vmid电压设定为在Vdd与Vss的中间范围附近的值。顶部输入电路210产生Va_top信号，所述Va_top信号具有第一减小的电压范围及与Vin信号相同的逻辑值。底部输入电路220产生Va_bot信号，所述Va_bot信号具有第二减小的电压范围及与Vin信号相同的逻辑值。输入级IlOa可有效地将全电压范围分成两个减小的电压范围。如图2所展示，通过自偏置MOS晶体管来实施输入电路210及220。 将Vin信号用作用于输入电路210与输入电路220两者的供应电压。
表1提供在输入级IlOa内的每一 MOS晶体管的接通/断开状态以及Va_top信号及Va_bot信号相对于Vin信号的电压电平。如表1所展示，Va_top信号限于Vdd与Vmid 之间，且Va_bot信号限于Vmid与Vss之间。如果Vin信号处于Vdd，则顶部PMOS晶体管 214接通，底部PMOS晶体管212断开，且Va_top信号设定为Vdd。此外，顶部NMOS晶体管 224断开，底部NMOS晶体管222接通，且Va_bot信号设定为Vmid。相反地，如果Vin信号处于Vss，则顶部PMOS晶体管214断开，底部PMOS晶体管212接通，且Va_top信号设定为 Vmid。此外，顶部NMOS晶体管2M接通，底部NMOS晶体管222断开，且Va_bot信号设定为 Vss0表1-输入级
权利要求
1.一种设备，其包含输入级，其用以接收至少一个输入信号且提供具有第一电压范围的至少一个第一中间信号及具有第二电压范围的至少一个第二中间信号；第二级，其用以接收所述第一中间信号及所述第二中间信号并基于逻辑功能来处理所述第一中间信号及所述第二中间信号，且提供具有所述第一电压范围的第一驱动信号及具有所述第二电压范围的第二驱动信号；及输出级，其用以接收所述第一驱动信号及所述第二驱动信号且提供具有第三电压范围的输出信号，所述第三电压范围大于所述第一电压范围及所述第二电压范围中的每一者。
2.根据权利要求1所述的设备，所述输入级包含第一输入电路，其用以接收所述至少一个输入信号且提供所述至少一个第一中间信号；及第二输入电路，其用以接收所述至少一个输入信号且提供所述至少一个第二中间信号。
3.根据权利要求2所述的设备，所述第一输入电路包含至少一对P沟道金属氧化物半导体PMOS晶体管，每一输入信号一对PMOS晶体管，每对PMOS晶体管以堆叠配置耦合并接收相应输入信号，且提供相应第一中间信号，且所述第二输入电路包含至少一对N沟道金属氧化物半导体NMOS晶体管，每一输入信号一对NMOS晶体管，每对NMOS晶体管以堆叠配置耦合并接收相应输入信号，且提供相应第二中间信号。
4.根据权利要求2所述的设备，所述第一输入电路在所述至少一个输入信号的高电压与中间电压之间操作，且所述第二输入电路在所述中间电压与所述至少一个输入信号的低电压之间操作。
5.根据权利要求1所述的设备，所述第二级包含第一逻辑电路，其用以接收所述至少一个第一中间信号且基于所述逻辑功能来处理所述至少一个第一中间信号，所述第一逻辑电路在所述第一电压范围之间操作；及第二逻辑电路，其用以接收所述至少一个第二中间信号且基于所述逻辑功能来处理所述至少一个第二中间信号，所述第二逻辑电路在所述第二电压范围之间操作。
6.根据权利要求5所述的设备，所述第一逻辑电路及所述第二逻辑电路各自包含至少一个反相器，或至少一个逻辑门，或两者。
7.根据权利要求5所述的设备，所述第二级进一步包含第一延迟电路，其用以接收所述第一逻辑电路的输出且提供所述第一驱动信号；及第二延迟电路，其用以接收所述第二逻辑电路的输出且提供所述第二驱动信号。
8.根据权利要求7所述的设备，所述第一延迟电路及所述第二延迟电路各自包含至少一个反相器。
9.根据权利要求1所述的设备，所述输出级包含P沟道金属氧化物半导体PMOS晶体管，其用以在源极处接收所述第一驱动信号且在漏极处提供所述输出信号；及N沟道金属氧化物半导体NMOS晶体管，其耦合到所述PMOS晶体管，且在源极处接收所述第二驱动信号并在漏极处提供所述输出信号。
10.根据权利要求1所述的设备，所述第一驱动信号与所述第二驱动信号之间的电压差等于所述第一电压范围或所述第二电压范围。
11.根据权利要求1所述的设备，所述第一驱动信号及所述第二驱动信号具有共同逻辑值，且对于从逻辑高到逻辑低的改变，所述第一驱动信号在所述第二驱动信号之前转变到逻辑低。
12.根据权利要求1所述的设备，所述第一驱动信号及所述第二驱动信号具有共同逻辑值，且对于从逻辑低到逻辑高的改变，所述第二驱动信号在所述第一驱动信号之前转变到逻辑高。
13.根据权利要求1所述的设备，所述至少一个输入信号具有所述第三电压范围。
14.根据权利要求1所述的设备，所述第一电压范围是在高电压与中间电压之间，所述第二电压范围是在所述中间电压与低电压之间，且所述第三电压范围是在所述高电压与所述低电压之间。
15.根据权利要求1所述的设备，所述输入级、所述第二级及所述输出级是通过具有击穿电压的金属氧化物半导体MOS晶体管来实施，且所述第一电压范围及所述第二电压范围小于所述击穿电压。
16.根据权利要求1所述的设备，其进一步包含开关，其用以接收射频RF信号且基于所述输出信号来使所述RF信号通过或阻挡所述 RF信号。
17.一种设备，其包含逻辑电路，其用以接收至少一个输入信号，基于所述至少一个输入信号并根据逻辑功能来产生具有第一电压范围的至少一个第一中间信号及具有第二电压范围的至少一个第二中间信号，且提供具有第三电压范围的控制信号，所述第三电压范围大于所述第一电压范围及所述第二电压范围中的每一者；及第二电路，其用以接收所述控制信号且根据所述控制信号进行操作。
18.根据权利要求17所述的设备，所述第二电路包含开关，所述开关是基于所述控制信号而接通或断开。
19.一种方法，其包含基于至少一个输入信号而产生具有第一电压范围的至少一个第一中间信号；基于所述至少一个输入信号而产生具有第二电压范围的至少一个第二中间信号；基于逻辑功能而处理所述至少一个第一中间信号以获得具有所述第一电压范围的第一驱动信号；基于所述逻辑功能而处理所述至少一个第二中间信号以获得具有所述第二电压范围的第二驱动信号；及基于所述第一驱动信号及所述第二驱动信号而产生具有第三电压范围的输出信号，所述第三电压范围大于所述第一电压范围及所述第二电压范围中的每一者。
20.根据权利要求19所述的方法，所述产生所述至少一个第一中间信号包含通过第一输入电路产生所述至少一个第一中间信号，所述第一输入电路在所述至少一个输入信号的高电压与中间电压之间操作，且所述产生所述至少一个第二中间信号包含通过第二输入电路产生所述至少一个第二中间信号，所述第二输入电路在所述中间电压与所述至少一个输入信号的低电压之间操作。
21.根据权利要求19所述的方法，所述处理所述至少一个第一中间信号包含通过在所述第一电压范围之间操作的第一逻辑电路处理所述至少一个第一中间信号，且所述处理所述至少一个第二中间信号包含通过在所述第二电压范围之间操作的第二逻辑电路处理所述至少一个第二中间信号。
22.根据权利要求19所述的方法，其进一步包含延迟所述第一驱动信号或所述第二驱动信号或所述两个驱动信号以防止所述输出信号超出所述第一电压范围及所述第二电压范围中的较大者。
23.根据权利要求19所述的方法，所述产生所述输出信号包含通过在所述第一驱动信号与所述第二驱动信号之间操作的输出级产生所述输出信号。
24.根据权利要求19所述的方法，其进一步包含 通过所述输出信号控制开关。
25.一种设备，其包含用于基于至少一个输入信号而产生具有第一电压范围的至少一个第一中间信号的装置；用于基于所述至少一个输入信号而产生具有第二电压范围的至少一个第二中间信号的装置；用于基于逻辑功能而处理所述至少一个第一中间信号以获得具有所述第一电压范围的第一驱动信号的装置；用于基于所述逻辑功能而处理所述至少一个第二中间信号以获得具有所述第二电压范围的第二驱动信号的装置；及用于基于所述第一驱动信号及所述第二驱动信号而产生具有第三电压范围的输出信号的装置，所述第三电压范围大于所述第一电压范围及所述第二电压范围中的每一者。
全文摘要
本发明描述可处理具有较大电压范围的数字输入及输出信号的高电压逻辑电路。在一示范性设计中，高电压逻辑电路包括输入级、第二级及输出级。所述输入级接收至少一个输入信号，且提供(i)具有第一电压范围的至少一个第一中间信号及(ii)具有第二电压范围的至少一个第二中间信号。所述第二级接收所述第一中间信号及所述第二中间信号并基于逻辑功能来处理所述第一中间信号及所述第二中间信号，且提供(i)具有所述第一电压范围的第一驱动信号及(ii)具有所述第二电压范围的第二驱动信号。所述输出级接收所述第一驱动信号及所述第二驱动信号，且提供具有第三电压范围的输出信号，所述第三电压范围可大于所述第一电压范围及所述第二电压范围中的每一者。
文档编号H03K19/003GK102474257SQ201080032637
公开日2012年5月23日 申请日期2010年7月22日 优先权日2009年7月22日
发明者马尔科·卡西亚 申请人:高通股份有限公司