专利名称：适用于选择性地直流或交流耦合的集成电路的制作方法
技术领域：
本发明通常涉及集成电路，更具体地，涉及可选择性直流或交流耦合的集成电路。
背景技术：
电子电路和设备可直流或交流耦合到其他电路和设备。直流耦合允许信号的直流和交流分量通过，同时交流耦合采用耦合电容以过滤具有交流和直流分量的信号中的直流分量。某些电路设计为选择性直流或交流耦合。然而，当电路是直流耦合时，电路中耦合电容的存在引起寄生效应。因此，这种电路通常设计为当是直流耦合时断开或短接耦合电容。对于集成电路，耦合电容通常形成在集成电路片外的外部。许多片外组件常用于断开或短接耦合电容。因为现代电路变得更加集成，需要一种减少电路板组件的改进的方法。
发明内容
在本发明的一个方面，提供了适用于在耦合点选择性地直流或交流耦合到外部设备的集成电路。该集成电路包括用于交流耦合的经由耦合电容联接到该耦合点的第一联接器；用于直流耦合的联接到该耦合点的第二联接器；以及选择性短接该第一和第二联接器的开关，并且因此当该集成电路是直流耦合到该设备时，短接该耦合电容。在本发明的另一方面，提供了在耦合点将集成电路选择性地交流或直流耦合到外部电路的方法，该集成电路包括用于交流耦合的经由外部耦合电容联接到该耦合点的第一联接器以及用于直流耦合的联接到该耦合点的第二联接器，该方法包括闭合形成在该集成电路内的开关，选择性地短接该第一和第二联接器并且因此当该集成电路是直流耦合到该设备时，短接该耦合电容。在本发明的另一方面。提供了本发明实施方式示例的存储用于集成电路生成的硬件描述语言代码的计算机可读介质。在本领域技术人员结合随附附图阅读下述本发明具体实施方式
后，本发明的其他方面和特征是显而易见的。
说明本发明实施方式的附图仅是示例性的。图1是说明选择性交流或直流耦合的典型电路设计的原理框图。图2A是说明本发明实施方式示例的选择性交流或直流耦合的典型电路设计的原理框图。图2B是图2A的电路中示例性MOSFET电桥的原理框图。图3是说明图2B的示例性MOSFET电桥的原理框图。
图4是说明生成图3的信号NGl和NG2的电路的原理框图。图5是说明图2B的另一示例性MOSFET电桥的原理框图。图6是说明生成图5的信号NGl的电路的原理框图。
具体实施例方式图1所示为在电路板120上设计以选择性交流或直流耦合的常用电路100。如图所示，电路100耦合到外部接收设备140。电路100包括集成电路芯片(IC) 130和电路板组件150。电路板组件150包括两个交流耦合电容152，用于短接交流耦合电容152的晶体管开关154，以及根据接收设备140检测的类型以驱动晶体管开关154的栅极的缓冲电路 156。应注意，电路板组件150是片外的，从而占据电路板120上大量表面区域。进一步，片外组件的使用通常增大成品电路板的总价格。图2A说明了本发明实施方式示例性的电路200。电路200建立在电路板220上并且设计为选择性地交流或直流耦合。正如所说明的，可在耦合点260将电路板220耦合到外部接收设备M0。电路200包括安装在电路板220上的IC210和同样形成在电路板220上的电路板组件250。电路板组件250包括两个交流耦合电容252。IC210包括用于交流耦合的经由耦合电容252联接到耦合点260的两个交流联接器(AC_P*AC_N)，以及用于直流联接的联接到耦合点260的两个直流联接器(DC0和DCl)。IC210也包括差分驱动器212和两个单端驱动器214。差分驱动器212和单端驱动器214的设计可基于例如待审的于2008年7月17日递交的申请号为61/081，515，名为 “INPUT/OUTPUT BUFFER WITH MULTI-FUNCTION OPERATION AND HIGH VOLTAGE TOLERANCE” 的美国专利申请，其作为参考引入本申请中。通过控制信号在上游接通或断开差分驱动器 212和单端启动器214。它们通常不同时接通，但可以同时断开。IC210也包括分别插入到AC_P/AC_N和DC0/DC1联接器之间的两个开关230。正如下面所详细描述的，开关230配置以短接AC_P/AC_N和DC0/DC1联接器，因而当IC210是直流耦合时短接交流耦合电容252。换句话说，IC210能根据检测到的耦合类型(交流或直流)选择性地短接交流耦合电容252。有助地，这种方法使用开关(和相关电路)来短接该 IC内的耦合电容，因此减少了实施选择性交流/直流耦合所需的电路板组件的数量。通过弱下拉电阻器和集成在IC210中的施密特(khmitt)触发器接收器(未图示)进行耦合模式检测。在通电时，IC210自动配置为直流耦合模式并且将模式状态信号 (Modeb)设置为逻辑高。控板(未图示)使得能够弱下拉电阻器和接收器并且监测该接收器输出。当接收器输出是逻辑高时，存在外部上拉电压，该控板设置Modeb为直流耦合模式的逻辑高。当接收器输出是逻辑低时，该板可以是浮动或交流耦合。该控板检查作为IC210 的输入接收的AUX联接器(未图示)中的检测引脚(未图示)。如果该检测引脚输入的接收器输出是逻辑高，那么该板是浮动的并且该控板保持直流耦合模式设置。如果该检测引脚输入的接收器输出是逻辑低，那么该板是交流耦合，并且该控板设置Modeb为交流耦合模式的逻辑低。优选地，每个开关230作为金属氧化物半导体场效应晶体管(MOSFET)电桥实施， 如图2B中所示的MOSFET电桥232。MOSFET电桥232包括开关控制MOSFET 236，动态偏压
5nMOSFET 238，以及动态偏压 pMOSFET 234。开关控制MOSFET 236控制MOSFET电桥232是接通(开关闭合)还是断开(开关断开)。开关控制MOSFET 236在其栅极接收模式状态信号Modeb，如上所述，该Modeb来自 IC210核心，基于设备检测(对于交流耦合Modeb =逻辑O，对于直流耦合Modeb =逻辑1)。 因此，当电路板220是交流耦合时，开关控制MOSFET 236-以及因此MOSFET电桥232是断开的；并且当电路板230是直流耦合时，开关控制MOSFET 236-以及因此MOSFET电桥232 是接通的。nMOSFET 238设置为与开关控制MOSFET 236串联，如图2B所示。正如下面所进一步描述的，nMOSFET 238是动态偏压以便防止开关控制MOSFET 236被某些直流耦合接口所需的在DC0/DC1联接器处的高电压的破坏。每个MOSFET电桥232中的动态偏压nMOSFET 238的数量取决于所需的外部电源容限(如图2A中外部上拉电源对2)的倍增因数。因此， 根据外部上拉电源242的倍增因数，通过来自外部上拉242的流经Rl和DC0/DC1联接器的源电流在内部生成多个偏压。设计这些偏压使得不妨碍电桥MOSFET的最大的栅极到源极电压(VGS)。优选地，该电桥MOSFET位于浮动阱中(未图示)以便不妨碍最大的栅极到基体电压(VGB)。每个nMOSFET 238根据其VGS在其漏极提供逐步降低电压。通过链接足够的动态偏压nMOSFET 238获得多倍于外部上拉(external pull up)的逐步降低电压。pMOSFET 2；34设置为与开关控制MOSFET 236和动态偏压nMOSFET 238并联(图 2B)。如下所述的也是动态偏压的pMOSFET 234处理与单通道MOS开关有关的动态范围限制。图3所示为用作开关230的示例性MOSFET电桥332。MOSFET电桥332使用IX的晶体管和IX的VddiO功率电源电压(示例中为1. 8V)，并且在直流耦合模式下支持3X的外部上拉电源(示例中为5V)，其中X是比例因子。MOSFET电桥322包括开关控制MOSFET 336，四个动态偏压nMOSFET 338，和两个动态偏压pMOSFET 334。因为每个IX的MOS晶体管能经受起其漏极和源极间，漏极和栅极间，以及源极和栅极间的IX伏特，所以级联的 (cascaded)装置用于支持3X的外部上拉电源。在开关控制MOSFET 336的栅极接收的该Modeb信号是由IC210核心提供的基于设备检测的模式状态信号(对于交流耦合，Modeb = 0，对于直流耦合，Modeb = 1. 8V)。因为该设计使用IX的Vddio功率电源(示例中为1. 8V)而外部上拉242可为3X(示例中为 5V)，所以N阱层是浮动的。MOSFET电桥332中的N阱层可与单端驱动器214共享，以便节约硅面积，因为两个N阱层具有相同的作用。正如下面进一步讨论的，偏压信号NGl和NG2由采样DC0/DC1电压的可变的和动态的偏压产生电路产生，并且信号NGlAC由采样AC_P/AC_N电压的另一可变的和动态的偏压产生电路产生。当检测和选择交流联接(即Modeb = 0)时，断开开关控制MOSFET 336，并且信号 NGl为1. 8V，如果PADAC/PADDC的电压小于1. 8V+Vthp，那么导致在MOSFET电桥332的开路联接。参考图2A，结果是分别在AC_P/AC_N和DC0/DC1联接器之间的开关230处开路联接。在交流耦合模式，AC_P/AC_N电压由IC210本身定义并且最大电压小于1. 8V。DC0/DC1 直接联接到外部接收设备上。在DC0/DC1的最大允许电压是1.8V+Vthp。大于DC0/DC1处 1. 8V+Vthp 的电压将接通 pMOSFET 334，因为 Vsg= ([1. 8+Vthp]-1. 8) =Vthp,其中 Vthp是绝对值。在DC0/DC1的最小允许电压为-Vthn。NGl降低到1. 8-Vthn,当DC0/DC1处的电压等于-Vthn (例如，对于 nMOSFET 338Vgs = [(1. 8-Vthn) - (-Vthn) ] = 1.8V)时，通过防止晶体管过载电压，以扩大DC0/DC1的电压动态范围。断开具有高阻抗和高电压容限的单端驱动器214并且将差分驱动器212设置为接通。当检测和选择直流联接时(即Modeb = 1. 8V)，接通开关控制MOSFET 336，导致在 MOSFET电桥332的短路联接。参考图2A，结果是分别在AC_P/AC_N* DC0/DC1联接器之间的开关230处短路联接。差分驱动器212设置为断开，带有高阻抗和高电压容限(例如DDC 模式)，并且单端驱动器214用于传输数据。如下所述，外部上拉(external pull up) 242 将给内部动态偏压电路充电，其将使MOSFET电桥332中动态偏压M0SFET334，338的栅极处的电压呈坡度上升。交流和直流耦合中MOSFET电桥332的节点电压如表1所示。 表1 电桥运行分析IX的功率，IX的晶体管&3X的外部上拉
耦合 NGl NG2 Modeb NGlAC N阱层PADDC& 外部上拉
_______PADAC__
交流 1.8- 1.8- O 1.8V 1.8V 交流输出 N/A Vthn Vthn(IX) (IX)
(IX) (IX)______
直流 3.6V1.8V1.8 V3.6V5.0V5V 5V
__(2X)(IX)(IX)(2X)(3X) (3X)__(3X)
直流 1.8V1.8V1.8Y1.8V1.8-O 5V
(IX)(IX)(IX)(IX)Vthn _ (3X)图4所示为示例性的被设计为生成图3的信号NGl和NG2的可变的和动态的偏压电路400。晶体管Ml和M5是低阈值设备以及其他设备是常规的。晶体管Ml始终导通并且动态追踪PAD402电压等级。晶体管M8是二极管联接的并且如果存在IC210功率VddioJP 么M8始终导通。当在直流耦合模式下，该动态偏压电路400可能会遇到两种可能的情况1X的 Vddio不工作以及3X的外部上拉工作，或者IX的Vddio和3X的外部上拉都工作。当IX的 Vddio (示例中为1. 8V)不工作，并且3X的外部上拉电源(示例中为5. OV)施加到PAD402 上时，二极管联接晶体管M2，M4和M7导通，并且晶体管M3和M5截止。Vddiob为高，因此晶体管M6导通并且晶体管MO截止。因此分别有效地从分压器生成偏压信号NGl和NG2，该两信号分别约为3. 6V和1. 8V。当IX的Vddio和3X的外部上拉都工作时，Modeb为高(示例中为1. 8V), Vddiob为O并且晶体管M6截止，晶体管MO导通以及NG2和Vddio短接。换句话说，不论PAD402的状态如何，信号NG2为1. 8V。当PAD402为5V时，晶体管M2和M4导通，晶体管M3和M5截止，以及NGl和Charge (充电)都为3. 6V。当PAD402为O时，晶体管 M2和M4截止，晶体管M3和M5导通，并且NGl为1. 8V，Charge为O。该电路将从3X的外部上拉得到约20-30 μ电流以及通过外部上拉电阻404(示例中为Ik-IOk电阻)的压降最多
7为200mv。通过该上拉电阻404的压降是该3X的上拉电源的约4%，并且可忽略。当在交流耦合模式下，信号Modeb为O并且在NG2等级Vddiob为高，因此晶体管 M6导通以及晶体管MO截止。因为晶体管M8和M7是二极管联接并且始终导通，所以NG2为 1. 8-Vthn。如前所述，交流耦合模式下在402处的最大允许的电压范围在1. 8+Vthp和-Vthn 之间，因此，晶体管M4和M2是截止的，晶体管M3和M5是导通的，并且偏压信号NGl也等于 1.8-Vthn。当将MOSFET电桥332用于图2A的电路200中时，差分驱动器212和单端驱动器 214也和IX的电压容限设备，IX的功率电源电压一起实施，并且支持3X的外部上拉电压。差分驱动器212支持交流接口标准，如显示端口附属机构(DPAUX)，和直流接口标准，如漏极开路接口或显示数据通道(DDC)。DPAUX在显示端口标准所需要的源头和目的地两侧终止在50欧姆阻抗。在通电或接通/不接通联接下实施外部设备检测以确定联接哪种面板，例如DP或HDMI/DVI，并且将差分驱动器212设置到正确模式。单端驱动器214仅支持直流接口标准，如漏极开路接口或显示数据通道(DDC)。 DDC接口的外部上拉电压能上升到3X，比IC的IX功率电源电压和最大允许的IX设备电压高。当该3X的外部上拉电压工作以及IC的IX的功率电源电压不工作时，在3X的外部上拉电压内部产生IX和2X的偏压以保护IX电压容限设备。当IC的IX功率电源电压工作， 仅从3X的外部上拉电压产生2X的偏压并且IX的偏压源自IC的IX的功率电源电压。IC PMOS输出缓冲器的N-well将浮动，因为该3X的外部上拉电压比IC的IX功率电源电压高。图5所示为用作IX的电压容限设备，IX的功率电源电压(示例中为2.5V)的开关230以及支持2X的外部上拉电压(示例中5. 0V)的示例性MOSFET电桥532。MOSFET电桥532包括开关控制MOSFET 536，两个动态偏压nMOSFET 538，以及两个动态偏压pMOSFET 534。在开关控制MOSFET 536的栅极处接收的Modeb信号是来自IC210核心基于设备检测(对于交流耦合Modeb = 0，对于直流耦合Modeb = 2. 5V)的模式状态信号。正如下面进一步讨论的，偏压信号NGl由采样DC0/DC1电压的可变的和动态的偏压产生电路产生，并且信号NGlAC由采样AC_P/AC_N电压的另一可变的和动态的偏压产生电路产生。MOSFET电桥532中的信号N阱层可与单端驱动器214中的N阱层信号(未图示)共享，以便节约硅面积，因为两个N阱层具有相同的作用。当检测和选择交流联接(即Modeb = 0)时，断开开关控制MOSFET 536，导致在 MOSFET电桥532的开路联接。参考图2A，结果是分别在AC_P/AC_N* DC0/DC1联接器之间的开关230处开路联接。在交流耦合模式，穿过DC0/DC1的最大允许电压范围在2. 5V+Vthp 和-Vthn之间，其中，Vthn和Vthp是MOSFET绝对值阈值电压。断开具有高阻抗和高电压容限的单端驱动器214并且将差分驱动器212设置为接通。当检测和选择直流联接时(即Modeb = 2. 5V)，接通开关控制MOSFET 536，导致在 MOSFET电桥532的短路联接。参考图2A，结果是分别在AC_P/AC_N* DC0/DC1联接器之间的开关230处短路联接。差分驱动器212设置为断开，带有高阻抗和高电压容限(例如DDC 模式)，并且单端驱动器214用于传输数据。如下所述，外部上拉242将给内部动态偏压电路充电，从而导致当Vddio不工作时，MOSFET电桥532中动态偏压M0SFET534，538的栅极处的电压呈坡度上升。当Vddio工作时，Viddo将给MOSFET电桥中的动态偏压MOSFET 534，538充电而不是给外部上拉电源充电。在交流和直流接口中MOSFET电桥532的节点电压如下表2所示。 表2 电桥运行分析IX的功率，IX的晶体管&2X的外部上拉电压
权利要求
1.适用于在耦合点选择性地直流或交流耦合到外部设备的集成电路，所述集成电路包括第一联接器，其经由耦合电容联接到所述耦合点用于交流耦合；第二联接器，其联接到所述耦合点用于直流耦合；以及开关，其选择性短接所述第一和第二联接器，并且因此当所述集成电路是直流耦合到所述设备时，短接所述耦合电容。
2.根据权利要求1所述的集成电路，其中所述耦合电容在所述集成电路的外部。
3.根据权利要求1所述的集成电路，其中所述开关包括MOSFET电桥。
4.根据权利要求3所述的集成电路，其中所述MOSFET电桥包括互联在所述第一联接器和所述第二联接器之间的开关控制M0SFET，所述开关控制MOSFET在其栅极接收模式状态信号以接通所述开关控制M0SFET，进而当所述集成电路直流耦合到所述设备时短接所述 MOSFET 电桥。
5.根据权利要求4所述的集成电路，其中所述MOSFET电桥进一步包括与所述开关控制MOSFET串联的多个nMOSFET，所述多个nMOSFET提供相对于外部电源电压的多个逐步降低电压。
6.根据权利要求5所述的集成电路，其中选择在所述MOSFET电桥中的所述多个 nMOSFET以容限外部电源电压的倍增因数。
7.根据权利要求5所述的集成电路，其中所述MOSFET电桥进一步包括在所述nMOSFET 的所述栅极提供电压的动态偏压电路。
8.根据权利要求5所述的集成电路，其中所述MOSFET电桥进一步包括多个pMOSFET， 其与所述开关控制MOSFET和所述多个nMOSFET并联。
9.根据权利要求7所述的集成电路，其中所述MOSFET电桥进一步包括在所述nMOSFET 和所述pMOSFET的所述栅极提供电压的动态偏压电路。
10.在耦合点将集成电路选择性地交流或直流耦合到外部电路的方法，所述集成电路包括用于交流耦合的经由外部耦合电容联接到所述耦合点的第一联接器以及用于直流耦合的联接到所述耦合点的第二联接器，所述方法包括闭合形成在所述集成电路内的开关，以选择性地短接所述第一和第二联接器并且因此当所述集成电路是直流耦合到所述设备时，短接所述耦合电容。
11.根据权利要求10所述的方法，其中所述开关包括在所述集成电路中的MOSFET电桥。
12.根据权利要求11所述的方法，其中所述MOSFET电桥包括互联在所述第一联接器和所述第二联接器之间的开关控制M0SFET，所述方法进一步包括在所述开关控制MOSFET的栅极接收模式状态信号以接通所述开关控制M0SFET，进而当所述集成电路直流耦合到所述设备时选择性地短接所述MOSFET电桥。
13.根据权利要求12所述的方法，其中所述MOSFET电桥进一步包括与所述开关控制 MOSFET串联的多个nMOSFET，所述多个nMOSFET提供相对于外部电源电压的多个逐步降低电压。
14.根据权利要求12所述的方法，其中所述MOSFET电桥进一步包括在所述多个 nMOSFET的所述栅极提供电压的动态偏压电路。
15.根据权利要求13所述的方法，其中所述MOSFET电桥进一步包括多个pMOSFET，其与所述开关控制MOSFET和所述多个nMOSFET并联。
16.根据权利要求15所述的方法，其中所述MOSFET电桥进一步包括在所述nMOSFET和所述pMOSFET的所述栅极提供电压的动态偏压电路。
17.存储用于权利要求1中所述的集成电路的生成的硬件描述语言代码的计算机可读介质。
全文摘要
适用于在耦合点选择性地直流或交流耦合到外部设备的集成电路。该集成电路包括用于交流耦合的经由耦合电容联接到耦合点的第一联接器；用于直流耦合的联接到耦合点的第二联接器；以及选择性短接该第一和第二联接器的开关，并且因此当该集成电路是直流耦合到该设备时，短接该耦合电容。该开关可以是包括互联在该第一联接器和第二联接器之间的开关控制MOSFET的MOSFET电桥，该开关控制MOSFET在其栅极接收模式状态信号以接通该开关控制MOSFET，进而当该集成电路直流耦合到外部设备时短接该MOSFET电桥。该MOSFET电桥也包括与该开关控制MOSFET串联的多个动态偏压n MOSFET以便保护该开关控制MOSFET免受高外部电源电压的破坏，以及与该开关控制MOSFET并联的多个动态偏压p MOSFET。
文档编号H03K17/687GK102484417SQ201080040717
公开日2012年5月30日 申请日期2010年9月14日 优先权日2009年9月18日
发明者亚明·杜, 普亚·阿什蒂亚尼, 理查德·冯 申请人:Ati科技无限责任公司