专利名称：抗单粒子翻转高速低功耗锁存器的制作方法
技术领域：
本发明属于半导体器件领域，尤其涉及一种抗单粒子翻转高速低功耗锁存器。
背景技术：
随着航天技术的飞速发展，用于航天领域电子控制系统的半导体器件越来越多。 在外太空，有由多种射线和单个重离子组成的宇宙射线，这些宇宙射线会对由常规半导体 器件组成的电子控制系统造成损害，使航天器在外太空飞行中，因半导体器件受宇宙射线 干扰、损害使其失效甚至坠毁。而作为这些电子控制系统的基本指令存储器件，其抗辐照能 力尤为重要。因为该器件里数据一旦出错，将直接导致整个系统失效。图1是没有加固的 锁存器电路图，其中PMOS管P;35、PMOS管P36的尺寸小于匪OS管N33、NM0S管NiM的尺寸， 当电路功能为存储0时，其单粒子翻转敏感点为B，如果B受单粒子影响由原来高电位1翻 转成0，PMOS管P35管开启，A点电位拉高成1，整个单元存储数据错误，该单元被单粒子打 翻。单粒子翻转是辐射环境下集成电路最常见的可靠性问题之一，它会导致存储单元 中的数据损坏，为解决以上问题，我们通常都会对存储结构进行加固。目前常见的加固手段 有以下几种①工艺加固。SOI工艺加固可以有效地减小重离子轨迹上的电荷收集，达到加固目 的。并且这种工艺的器件基本上都采用无边缘器件结构，源漏之间没有漏电通道，可以降低 静态功耗。但是SOI工艺成本高，可选择的工艺线少，集成度通常落后商用工艺3代，并且 在国内SOI工艺线还不成熟。SOI工艺加固是未来主要发展的方向，如果能够解决它的成本 问题，能够将工艺偏差减小到合理的程度，能够将集成度发展赶上商用工艺，那工艺加固将 是抗单粒子效应设计的首选。②电阻加固。电阻加固可以利用普通的商用工艺达到加固效果，但需要增加一层 专门的掩膜层来制作多晶硅电阻，而且电阻加固会明显降低存储单元的写入速度，它仅适 用于低速设计中。随着我国航天技术的快速发展，要求我们在可接受的成本下，用尽可能少 的晶体管，达到抗单粒子效应，并且使芯片静态功耗尽可能小，翻转恢复时间尽可能短，读 写速度尽可能快，能够随工艺尺寸共同发展。③设计加固。设计加固是最合适的选择，随着半导体技术的发展，目前有三种常用 的加固结构能够在不同层次抵抗单粒子翻转。它们分别是1988年Rockett提出的加固结 构、1992年Liu等人提出的加固结构、2005年Haddad等人提出的加固结构。在相同条件下， Rockett的结构静态电流大，；Liu的结构管子数量较多，连接关系较复杂，面积要求较大； Haddad的结构敏感点多，容易翻转，不容易恢复。总之，目前的抗辐照常用方案中，工艺加固可以有效的减小单粒子轨迹上的电荷 收集，但工艺成本高昂，可选择的工艺线少，集成度通常落后商用工艺；电阻加固方案可以 利用普通的商用工艺，但是需要增加一层专门的掩膜层来制作多晶硅电阻，更重要的是，电 阻加固会明显降低存储单元的写入速度；设计加固方案中有的翻转不容易恢复或翻转恢复时间长，有的面积要求大，有的静态电流大。
发明内容
本发明所要解决的技术问题在于提供一种抗单粒子翻转高速低功耗锁存器，旨在 能够满足抗单粒子翻转指标的同时保持较快的读写速度，较少的晶体管数量，较快的翻转 恢复时间，较低的功耗，可以使用成本较低的商用工艺线，并且可以随工艺尺寸缩减。本发明是这样实现的，一种抗单粒子翻转高速低功耗锁存器，所述锁存器包括相 交叉耦合的第一锁存器单元和第二锁存器单元，其中第一锁存器单元的时钟信号与第二锁 存器单元的时钟信号互为反相，第一锁存器单元的数据信号与第二锁存器单元的数据信号 互为反相；当所述第一锁存器单元敏感点的存储数值翻转时，由所述第二锁存单元通过反馈 将所述第一锁存器单元敏感点的存储数值恢复，当所述第二锁存器单元敏感点的存储数值 翻转时，由所述第一锁存单元通过反馈将所述第二锁存器单元敏感点的存储数值恢复。本发明所提供的抗单粒子翻转高速低功耗锁存器在普通工艺条件下，引入冗余存 储节点，一个锁存器单元翻转时可以通过反馈从另一锁存器单元点恢复该锁存器单元的电 压，无需使用电阻加固手段，从而在满足抗单粒子翻转指标的同时保持较快的读写速度，并 且较少的晶体管数量有助于工艺尺寸的缩减，可以使用成本较低的商用工艺线，同时锁存 器的静态电流和功耗较小，保证了较快的翻转恢复时间。
图1是现有技术提供的没有加固的锁存器的电路原理图；图2是本发明实施例提供的采用设计加固的锁存器的电路原理图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对 本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并 不用于限定本发明。本发明实施例中，在普通工艺条件下，在锁存器中引入冗余存储节点，在一个节点 翻转时可以通过反馈从其他节点恢复该节点的电压。图2示出了本发明实施例提供的采用设计加固的锁存器的电路原理。请参照图2， 该锁存器包括相交叉耦合的第一锁存器单元和第二锁存器单元，其中第一锁存器单元的时 钟信号与第二锁存器单元的时钟信号互为反相，第一锁存器单元的数据信号与第二锁存器 单元的数据信号互为反相。当第一锁存器单元敏感点的存储数值翻转时，由第二锁存单元 通过反馈将第一锁存器单元敏感点的存储数值恢复，当第二锁存器单元敏感点的存储数值 翻转时，由第一锁存单元通过反馈将第二锁存器单元敏感点的存储数值恢复。由于一个锁存器单元翻转时可以通过反馈从另一锁存器单元点恢复该锁存器单 元的电压，无需使用电阻加固手段，从而在满足抗单粒子翻转指标的同时保持较快的读写 速度，并且较少的晶体管数量有助于工艺尺寸的缩减，可以使用成本较低的商用工艺线，同 时锁存器的静态电流和功耗较小，保证了较快的翻转恢复时间。
如图2所示，第一锁存器单元包括匪OS管Ni、匪OS管N2、匪OS管N3、匪OS管N4、 PMOS管Pl、PMOS管P2，第二锁存器单元包括PMOS管P3、PMOS管P4、PMOS管P5、PMOS管 P6、匪OS管N5、PMOS管N6，其中，匪OS管N3、匪OS管N4、匪OS管N5、匪OS管N6的源极分 别连接锁存器的第一输出端QB、第二输出端QB_、第三输出端Q、第四输出端Q_。上述各个 元器件的连接关系为如下NMOS管m的源极连接第一数据信号输入端子DB，NMOS管m的漏极同时连接PMOS 管Pl的漏极、PMOS管P2的栅极和NMOS管N3的源极；NMOS管N2的源极连接第二数据信号 输入端子DB_，NM0S管N2的漏极同时连接PMOS管P2的漏极、PMOS管Pl的栅极和NMOS管 N4的源极；NMOS管m和NMOS管N2的栅极均连接第一时钟信号输入端子CKB ；NMOS管N3 和NMOS管N4的漏极均接参考电位；PMOS管Pl和PMOS管P2的源极均连接至电源。PMOS 管P5的源极连接第三数据信号输入端子D，PM0S管P5的漏极同时连接PMOS管P3的漏极、 NMOS管N5的源极、NMOS管N3的栅极、NMOS管N6的栅极；PMOS管P6的源极连接第四数据 信号输入端子D_，PMOS管P6的漏极同时连接PMOS管P4的漏极、NMOS管N6的源极、NMOS 管N4的栅极、NMOS管N5的栅极；PMOS管P5和PMOS管P6的栅极均连接第二时钟信号输入 端子CK ；NMOS管N5和NMOS管N6的漏极均接参考电位；PMOS管P3和PMOS管P4的源极均 连接至电源，PMOS管P3的栅极连接至NMOS管N3的源极，PMOS管P4的栅极连接至NMOS管 N4的源极。其中第一时钟信号输入端子CKB和第二时钟信号输入端子CK接收的时钟信号 互为反相，第一数据信号输入端子DB和第二数据信号输入端子DB_接收的数据互为反相， 第三数据信号输入端子D和第四数据信号输入端子0_接收的数据互为反相，而第一数据信 号输入端子DB和第三数据信号输入端子D接收的数据信号互为反相，第二数据信号输入端 子DB_和第四数据信号输入端子D_接收的数据信号互为反相。在图2所示的电路中，述PMOS管Pl、PMOS管P2、匪OS管N5、匪OS管N6的尺寸较 大，相互交叉耦合，PMOS管P3、PMOS管P4、匪OS管N3、匪OS管N4是尺寸较小的管子，大的 管子驱动能力大，所以第三输出端Q、第四输出端Q_两点对数据由1翻转到0敏感，第一输 出端QB、第二输出端QB_两点对数据由0翻转到1敏感。正常工作情况下，CK为高，CKB为 低时，附、拟、？5、？6管关断，？1、？2、？3、？4州3、附、阳、呢构成了相互交叉耦合结构。当该 电路功能为存储0时，第三输出端Q为0，第四输出端Q_为1，第一输出端QB为1，第二输出 端QB_*0。此时？3、呢、吧、？2关闭，？1、附、阳、？4打开，存储状态维持。由于电路高度 对称，存储1时，电路也是稳定的，整个单元存储功能正确。单元存储0时，？1、？2、阳、呢尺寸较大，此时单粒子翻转的敏感点为0_，08_。当 Q_在外太空单粒子作用下由1翻转成0时，N4、N5管关闭，QB_、Q、QB的数据保持不变，Q为 0，N6管维持关闭，( _保持0，P4管继续开启，Q_点的电位由P4管恢复到1。当QB_发生 单粒子翻转，由0变成1时，PI、P4管关闭，Q、Q_、QB点数据保持不变，QB为1，Q_为1，P2 管维持关闭，N4管维持开启，QB_点电位北N4管恢复成0。由于电路高度对称，当电路存储 1的时候，敏感点为Q、QB，这两点发生翻转时，电位一样会被恢复。下表是在相同条件下，本发明实施例所提供的锁存器跟三种常用加固结构在抗单 粒子翻转、静态电流、数据写入时间以及翻转恢复时间等性能方面的比较
权利要求
1.抗单粒子翻转高速低功耗锁存器，其特征在于，所述锁存器包括相交叉耦合的第一 锁存器单元和第二锁存器单元，其中第一锁存器单元的时钟信号与第二锁存器单元的时钟 信号互为反相，第一锁存器单元的数据信号与第二锁存器单元的数据信号互为反相；当所述第一锁存器单元敏感点的存储数值翻转时，由所述第二锁存单元通过反馈将所 述第一锁存器单元敏感点的存储数值恢复，当所述第二锁存器单元敏感点的存储数值翻转 时，由所述第一锁存单元通过反馈将所述第二锁存器单元敏感点的存储数值恢复。
2.如权利要求1所述的锁存器，其特征在于所述第一锁存器单元包括匪OS管N1、NM0S管N2、NM0S管N3、NM0S管N4、PM0S管P1、 PMOS管P2 ；其中，NMOS管m的源极连接第一数据信号输入端子，NMOS管m的漏极同时 连接PMOS管Pl的漏极、PMOS管P2的栅极和NMOS管N3的源极；NMOS管N2的源极连接第 二数据信号输入端子，NMOS管N2的漏极同时连接PMOS管P2的漏极、PMOS管Pl的栅极和 NMOS管N4的源极；NMOS管附和NMOS管N2的栅极均连接第一时钟信号输入端子；NMOS管 N3和NMOS管N4的漏极均接参考电位；PMOS管Pl和PMOS管P2的源极均连接至电源；所述第二锁存器单元包括PM0S管P3、PM0S管P4、PM0S管P5、PM0S管P6、NM0S管N5、 PMOS管N6 ；其中，PMOS管P5的源极连接第三数据信号输入端子，PMOS管P5的漏极同时连 接PMOS管P3的漏极、NMOS管N5的源极、NMOS管N3的栅极、NMOS管N6的栅极；PMOS管P6 的源极连接第四数据信号输入端子，PMOS管P6的漏极同时连接PMOS管P4的漏极、NMOS管 N6的源极、NMOS管N4的栅极、NMOS管N5的栅极；PMOS管P5和PMOS管P6的栅极均连接 第二时钟信号输入端子；NMOS管N5和NMOS管N6的漏极均接参考电位；PMOS管P3和PMOS 管P4的源极均连接至电源，PMOS管P3的栅极连接至NMOS管N3的源极，PMOS管P4的栅极 连接至NMOS管N4的源极；NMOS管N3、NMOS管N4、NMOS管N5、NMOS管N6的源极分别连接锁存器的第一输出端、 第二输出端、第三输出端、第四输出端；所述第一时钟信号输入端子和所述第二时钟信号输入端子接收的时钟信号互为反相， 所述第一数据信号输入端子和所述第二数据信号输入端子接收的数据互为反相，所述第三 数据信号输入端子和所述第四数据信号输入端子接收的数据互为反相，所述第一数据信号 输入端子和所述第三数据信号输入端子接收的数据信号互为反相，所述第二数据信号输入 端子和所述第四数据信号输入端子接收的数据信号互为反相。
3.如权利要求2所述的锁存器，其特征在于，所述PMOS管PI、PMOS管P2、NMOS管N5、 匪OS管N6的尺寸大于PMOS管P3、PMOS管P4、匪OS管N3、匪OS管N4的尺寸。
全文摘要
本发明适用于半导体器件领域，提供了一种抗单粒子翻转高速低功耗锁存器，锁存器包括相交叉耦合的第一锁存器单元和第二锁存器单元，其中第一锁存器单元的时钟信号与第二锁存器单元的时钟信号互为反相，第一锁存器单元的数据信号与第二锁存器单元的数据信号互为反相；当第一锁存器单元敏感点的存储数值翻转时，由第二锁存单元通过反馈将第一锁存器单元敏感点的存储数值恢复，当第二锁存器单元敏感点的存储数值翻转时，由第一锁存单元通过反馈将第二锁存器单元敏感点的存储数值恢复。本发明所提供的抗单粒子翻转高速低功耗锁存器在普通工艺条件下，引入冗余存储节点，在一个节点翻转时可以通过反馈从其他节点恢复该节点的电压。
文档编号H03K19/094GK102122950SQ20111000392
公开日2011年7月13日 申请日期2011年1月10日 优先权日2011年1月10日
发明者彭锦军, 徐建强, 李晓辉, 李洛宇, 罗春华, 裴国旭 申请人:深圳市国微电子股份有限公司