专利名称：用于高速系统的两相不交叠时钟产生电路的制作方法
技术领域：
本发明涉及时钟电路的技术领域，具体为用于高速系统的两相不交叠时钟产生电路。
背景技术：
两相不交叠时钟产生电路广泛应用于开关电容电路中，传统上主要有两输入与非门和反相器组成。由于电路较为固定并且简单使用，所以使用较为广泛。两相不交叠时钟示意图如图1所示。传统的两相不交叠时钟产生电路如图2所示，图中的反相器1串联的延时构成了两相不交叠时钟的间隙。输入时钟和该时钟反相后分别作为与非门的输入，与非门的输出经过反相器延时后的输出分别作为输入连接到与非门的另一个输入端。在以上描述的过程中，形成一个重要的影响两相不交叠时钟电路性能的参数时钟间隙(Clock gap)，即一路时钟的下降沿和另一路时钟的上升沿的时间间隙，在相当多的高速应用中，用户希望这个时间间隙能够较为稳定，从而能够在各种工艺条件下获得较好的整体性能。随着高速时钟应用的迅速发展，开关电容电路的时钟速度也在不断提高，目前已经有达到GHz的开关电容电路。在实际设计当中发现传统形式的两相不交叠时钟电路已经不能适应高速开关电容电路的要求。如图一所示，传统的方法延时是由反相器产生的， 由于反相器的延时随着工艺和温度会产生飘移，飘移范围达到30%以上，随着时钟速度达到GHz，十几皮秒的飘移都会对电路的性能产生致命的影响，这样就给高速应用中带来了挑战。
发明内容
针对上述问题，本发明提供了用于高速系统的两相不交叠时钟产生电路，其使得时钟间隙稳定，不会随着工艺和温度的变化而变化。用于高速系统的两相不交叠时钟产生电路，其技术方案是这样的其包括占空比为50%的时钟生成电路，输入时钟连接所述占空比为50%的时钟生成电路的输入接口，所述占空比为50%的时钟生成电路的输出接口分为两路时钟信号，其特征在于所述两路时钟信号的其中一路时钟信号直接连接占空比为a%的时钟生成电路A，另一路时钟信号连接反相器后连接占空比为a%的时钟生成电路B，所述占空比为a%的时钟生成电路A的周期和其中一路时钟信号的周期相同，所述占空比为&%的时钟生成电路A所生成的信号的上升沿的起点和所述其中一路时钟信号的上升沿的起点同步；所述占空比为&%的时钟生成电路B的周期和所述另一路时钟信号的周期相同，所述占空比为&%的时钟生成电路B所生成的信号的上升沿的起点和所述另一路时钟信号通过反相器后对应输出信号的上升沿的起点同步； 其中a < 50。采用本发明的结构后，由于占空比为a%的时钟生成电路Α、占空比为a%的时钟生成电路B分别预先设定其上升沿的起点与其对应占空比为50%的时钟同步，即输出的一路时钟的下降沿与另一路时钟的上升沿之间的时间差固定，时间差不随工艺和温度的变化， 始终与时钟的周期成比例，故当设定时钟信号的周期为T，则时钟间隙为(50_a)%T，该时钟间隙稳定。
图1为两相不交叠时钟的示意图2为现有的两相不交叠时钟产生电路结构示意图； 图3为本发明的两相不交叠时钟产生电路的结构示意图； 图4为采用本发明的结构后各时钟输入、输出的波形图示意图。
具体实施例方式见图3，其包括占空比为50%的时钟生成电路，输入时钟CLKIN连接占空比为50% 的时钟生成电路的输入接口，占空比为50%的时钟生成电路的输出接口分为两路时钟信号，两路时钟信号的其中一路时钟信号Va直接连接占空比为a%的时钟生成电路A，之后输出一路输出信号CLK0UTA，另一路时钟信号Va连接反相器后生成时钟信号Vb，时钟信号Vb 连接占空比为a%的时钟生成电路B，之后输出另一路输出信号CLK0UTB，占空比为a%的时钟生成电路A的周期和时钟信号Va的周期相同，占空比为a%的时钟生成电路A所生成的信号的上升沿的起点和时钟信号Va的上升沿的起点同步；占空比为a%的时钟生成电路B 的周期和时钟信号Vb的周期相同，占空比为a%的时钟生成电路B所生成的信号的上升沿的起点和时钟信号Vb上升沿的起点同步；其中a < 50。采用图3结构后各时钟输入、输出的波形图示意图见图4，设定输入时钟CLKIN的周期为T，则时钟间隙为(50-a) %T，时钟间隙稳定。
权利要求
1.用于高速系统的两相不交叠时钟产生电路，其包括占空比为50%的时钟生成电路， 输入时钟连接所述占空比为50%的时钟生成电路的输入接口，所述占空比为50%的时钟生成电路的输出接口分为两路时钟信号，其特征在于所述两路时钟信号的其中一路时钟信号直接连接占空比为a%的时钟生成电路A，另一路时钟信号连接反相器后连接占空比为a% 的时钟生成电路B，所述占空比为a%的时钟生成电路A的周期和其中一路时钟信号的周期相同，所述占空比为&%的时钟生成电路A所生成的信号的上升沿的起点和所述其中一路时钟信号的上升沿的起点同步；所述占空比为&%的时钟生成电路B的周期和所述另一路时钟信号的周期相同，所述占空比为&%的时钟生成电路B所生成的信号的上升沿的起点和所述另一路时钟信号通过反相器后对应输出信号的上升沿的起点同步；其中a < 50。
全文摘要
本发明提供了用于高速系统的两相不交叠时钟产生电路，其使得时钟间隙稳定，不会随着工艺和温度的变化而变化。其包括占空比为50%的时钟生成电路，输入时钟连接占空比为50%的时钟生成电路的输入接口，占空比为50%的时钟生成电路的输出接口分为两路时钟信号，其特征在于两路时钟信号的其中一路时钟信号直接连接占空比为a%的时钟生成电路A，另一路时钟信号连接反相器后连接占空比为a%的时钟生成电路B，占空比为a%的时钟生成电路A的周期和其中一路时钟信号的周期相同，占空比为a%的时钟生成电路A所生成的信号的上升沿的起点和其中一路时钟信号的上升沿的起点同步；其中a﹤50。
文档编号H03K3/011GK102185590SQ20111007165
公开日2011年9月14日 申请日期2011年3月24日 优先权日2011年3月24日
发明者吴明远, 虞君新 申请人:无锡思泰迪半导体有限公司