专利名称：产生时钟脉冲数据回复信号相位锁住指标的电路及其方法
技术领域：
本发明涉及一种产生时钟脉冲数据回复信号相位锁住指标的电路及其方法，尤指一种根据对一频道的数据执行超取样后，所产生的多个交流项，以产生时钟脉冲数据回复信号相位锁住指标的电路及其方法。
背景技术：
在现有技术中，可利用锁相回路锁住指标(phase lock loop lock indicator), 产生以锁相回路为基础的时钟脉冲数据回复器的锁住指标；可传送已知的比特型态并检查回传比特的错误率以产生时钟脉冲数据回复信号相位锁住指标；可利用已知的参考时钟脉冲，在比较参考时钟脉冲和时钟脉冲数据回复器的时钟脉冲，以产生时钟脉冲数据回复信号相位锁住指标。如果时钟脉冲数据回复器并非以锁相回路为基础，则无法利用锁相回路锁住指标以产生时钟脉冲数据回复信号相位锁住指标。而对于非锁相回路为基础的时钟脉冲数据回复器，利用传送已知的比特型态或已知的参考时钟脉冲，以产生时钟脉冲数据回复信号相位锁住指标。因此，现有技术对于非锁相回路为基础的时钟脉冲数据回复器，必须额外利用已知的比特型态或已知的参考时钟脉冲，才能从频道所传送的数据中产生时钟脉冲数据回复信号相位锁住指标。所以，上述产生时钟脉冲数据回复信号相位锁住指标的方法，对于使用者而言，都不是较佳的选择。
发明内容
本发明的一实施例提供一种产生时钟脉冲数据回复信号相位锁住指标的电路。该电路包含一超取样逻辑单元、一交流估计单元及一逻辑处理器。该超取样逻辑单元用以根据一超取样(over sampling)时钟脉冲，对来自一频道的数据执行一超取样动作，以产生多个交流项(AC term)，以及根据一输出时钟脉冲，从该多个交流项中输出和该输出时钟脉冲相关的多个交流项；该交流估计单元耦接于该超取样逻辑单元，用以对于一第一预定时间内由该超取样逻辑单元输入的多个交流项，执行一离散余弦转换(discrete cosine transform，DCT)，以产生一第一数值，及执行一离散正弦转换(discrete sine transform, DST)，以产生一第二数值；及该逻辑处理器耦接于该交流估计单元，用以比较一第二预定时间内该第一数值的数目与该第二数值的数目，并据以产生一时钟脉冲数据回复信号相位锁住指标。本发明的另一实施例提供一种产生时钟脉冲数据回复信号相位锁住指标的方法。 该方法包含根据一超取样时钟脉冲，对来自一频道的数据执行一超取样动作，以产生多个交流项；根据一输出时钟脉冲，从该多个交流项中输出和该输出时钟脉冲相关的多个交流项至一交流估计单元；对于一第一预定时间内输入至该交流估计单元的多个交流项，执行一离散余弦转换，以产生一第一数值，及执行一离散正弦转换，以产生一第二数值；及比较一第二预定时间内该第一数值的数目与该第二数值的数目，并据以产生一时钟脉冲数据回复信号相位锁住指标。 本发明所提供的一种产生时钟脉冲数据回复信号相位锁住指标的电路及其方法， 利用一交流估计单元对于一第一预定时间内由一超取样逻辑单元输入的多个交流项，执行一离散余弦转换，以产生一第一数值，及执行一离散正弦转换，以产生一第二数值；再利用一逻辑处理器比较一第二预定时间内该第一数值的数目与该第二数值的数目，并据以产生一时钟脉冲数据回复信号相位锁住指标。如此，本发明便不需利用一锁相回路锁住指标、已知的比特型态及/或已知的参考时钟脉冲以产生该时钟脉冲数据回复信号相位锁住指标。
图1为本发明的一实施例说明产生时钟脉冲数据回复信号相位锁住指标的电路的示意图；图2A和图2B为说明超取样逻辑单元所输出的交流项的示意图；图3为说明超取样逻辑单元根据输出时钟脉冲，输出和输出时钟脉冲相关的交流项的示意图；图4为本发明的另一实施例说明等化信号的方法的流程图。其中，附图标记100电路102超取样逻辑单元104交流估计单元106逻辑处理器1042离散余弦转换器1044离散正弦转换器Vl第一数值V2第二数值CDRPLI时钟脉冲数据回复信号相位锁住指标400-410 步骤
具体实施例方式请参照图1，图1为本发明的一实施例说明产生时钟脉冲数据回复信号相位锁住指标的电路100的示意图。电路100包含一超取样逻辑单元102、一交流估计单元104及一逻辑处理器106。超取样逻辑单元102用以根据一超取样(over sampling)时钟脉冲 Cov，对来自一频道的数据执行一超取样动作，以产生多个交流项(AC term)，以及根据一输出时钟脉冲Co，从多个交流项中输出和输出时钟脉冲Co相关的多个交流项。另外，超取样时钟脉冲Cov的频率必须大于数据的频率的二倍。在本实施例中，超取样时钟脉冲Cov为 10GHz，数据的频率为2. 5GHz，但本发明并不受限于超取样时钟脉冲Cov为10GHz，数据的频率为 2. 5GHz。请参照图2A和图2B，图2A和图2B为说明超取样逻辑单元102所输出的交流项的示意图。因为超取样时钟脉冲Cov为IOGHz以及数据的频率为2. 5GHz，所以超取样逻辑单元102所输出的交流项必须是4比特项(lOGHz/2. 5GHz = 4)。当4比特项不全为“0”或不全为“1”时，则超取样逻辑单元102记录此4比特项为一交流项。如图2A所示，4比特项为 “0111”，则超取样逻辑单元102记录4比特项“0111”为一交流项。同理，当4比特项全为 “0”或全为“1”时，则超取样逻辑单元102记录此4比特项为一直流项。如图2B所示，4比特项为“1111”，则超取样逻辑单元202记录4比特项“1111”为一直流项。
请参照图3，图3为说明超取样逻辑单元102根据输出时钟脉冲Co，输出和输出时钟脉冲相关的交流项的示意图。超取样逻辑单元102不断地利用超取样(over sampling) 时钟脉冲Cov，对来自一频道的数据执行一超取样动作，以产生多个直流项及多个交流项。 但超取样逻辑单元202仅在输出时钟脉冲Co上升沿时，输出最近记录的交流项。但本发明并不受限于输出时钟脉冲Co上升沿，超取样逻辑单元202亦可在输出时钟脉冲Co下降沿时，输出最近记录的交流项。因此，超取样逻辑单元202可根据输出时钟脉冲Co，输出和输出时钟脉冲Co相关的多个交流项至交流估计单元104。交流估计单元104耦接于超取样逻辑单元102，包含一离散余弦转换器1042和一离散正弦转换器1044。离散余弦转换器1042用以对于一第一预定时间Tl内由超取样逻辑单元102输入的多个交流项，执行一离散余弦转换(discrete cosine transform，DCT)，以产生一第一数值Vl (如0或1)，及离散正弦转换器1044用以对于预定时间T内由超取样逻辑单元102输入的多个交流项，执行一离散正弦转换(discrete sine transform，DST)，以产生一第二数值V2 (如1或0)。逻辑处理器106耦接于交流估计单元104，用以根据一第二预定时间T2内的第一数值Vl的数目与第二数值V2的数目，并据以产生一时钟脉冲数据回复信号相位锁住指标CDRPLI。当第二预定时间T2内的第一数值Vl的数目小于第二数值 V2的数目时，逻辑处理器106产生一时钟脉冲数据回复信号相位锁住指标⑶RPLI。请参照图4，图4为本发明的另一实施例说明等化信号的方法的流程图。图4的方法利用图1的产生时钟脉冲数据回复信号相位锁住指标的电路100说明，详细步骤如下步骤400:开始；步骤402:根据超取样时钟脉冲Cov，对来自一频道的数据执行超取样动作，以产生多个交流项；步骤404 根据输出时钟脉冲Co，从多个交流项中输出和输出时钟脉冲Co相关的多个交流项至交流估计单元104 ；步骤406 对于第一预定时间Tl内输入至交流估计单元104的多个交流项，执行离散余弦转换，以产生第一数值VI，及执行离散正弦转换，以产生第二数值V2 ；步骤408 比较第二预定时间T2内第一数值Vl的数目是否小于第二数值V2的数目，如果是，进行步骤410 ；如果否，跳回步骤402 ；步骤410 输出时钟脉冲数据回复信号相位锁住指标⑶RPLI，跳回步骤402。在步骤402中，超取样逻辑单元102根据超取样时钟脉冲Cov，对来自一频道的数据执行超取样动作，以产生多个交流项。超取样时钟脉冲Cov的频率必须大于数据的频率的二倍。在图4的实施例中，超取样时钟脉冲Cov为10GHz，数据的频率为2. 5GHz，但本发明并不受限于超取样时钟脉冲Cov为10GHz，数据的频率为2. 5GHz。在步骤404中，超取样逻辑单元202可根据输出时钟脉冲Co的上升沿或下降沿，输出和输出时钟脉冲Co相关的多个交流项至交流估计单元104。在步骤410中，当第二预定时间T2内第一数值Vl的数目系小于第二数值V2的数目时，逻辑处理器106输出时钟脉冲数据回复信号相位锁住指标 CDRPLI。综上所述，本发明所提供的产生时钟脉冲数据回复信号相位锁住指标的电路及其方法，利用交流估计单元对于第一预定时间内由超取样逻辑单元输入的多个交流项，执行离散余弦转换，以产生第一数值，及执行离散正弦转换，以产生第二数值；再利用逻辑处理器比较第二预定时间内第一数值的数目与第二数值的数目，并据以产生时钟脉冲数据回复信号相位锁住指标。如此，本发明便不需利用锁相回路锁住指标、已知的比特型态及/或已知的参考时钟脉冲以产生时钟脉冲数据回复信号相位锁住指标。 当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种产生时钟脉冲数据回复信号相位锁住指标的电路，其特征在于，包含 一超取样逻辑单元，用以根据一超取样时钟脉冲，对来自一频道的数据执行一超取样动作，以产生多个交流项，以及根据一输出时钟脉冲，从该多个交流项中输出和该输出时钟脉冲相关的多个交流项；一交流估计单元，耦接于该超取样逻辑单元，用以对于一第一预定时间内由该超取样逻辑单元输入的多个交流项，执行一离散余弦转换，以产生一第一数值，及执行一离散正弦转换，以产生一第二数值；及一逻辑处理器，耦接于该交流估计单元，用以比较一第二预定时间内该第一数值的数目与该第二数值的数目，并据以产生一时钟脉冲数据回复信号相位锁住指标。
2.根据权利要求1所述的电路，其特征在于，该超取样时钟脉冲的频率大于该数据频率的二倍。
3.根据权利要求1所述的电路，其特征在于，该交流估计单元包含一离散余弦转换器，用以对该第一预定时间内由该超取样逻辑单元输入的多个交流项，执行该离散余弦转换，以产生该第一数值；及一离散正弦转换器，用以对该第一预定时间内的由该超取样逻辑单元输入的多个交流项，执行该离散正弦转换，以产生该第二数值。
4.根据权利要求1所述的电路，其特征在于，当该第一数值的数目小于该第二数值的数目时，该逻辑处理器产生该时钟脉冲数据回复信号相位锁住指标。
5.一种产生时钟脉冲数据回复信号相位锁住指标的方法，其特征在于，包含根据一超取样时钟脉冲，对来自一频道的数据执行一超取样动作，以产生多个交流项；根据一输出时钟脉冲，从该多个交流项中输出和该输出时钟脉冲相关的多个交流项至一交流估计单元；对于一第一预定时间内输入至该交流估计单元的多个交流项，执行一离散余弦转换， 以产生一第一数值，及执行一离散正弦转换，以产生一第二数值；及比较一第二预定时间内该第一数值的数目与该第二数值的数目，并据以产生一时钟脉冲数据回复信号相位锁住指标。
6.根据权利要求5所述的方法，其特征在于，该超取样时钟脉冲的频率大于该数据频率的二倍。
7.根据权利要求5所述的电路，其特征在于，当该第一数值的数目小于该第二数值的数目时，产生该时钟脉冲数据回复信号相位锁住指标。
全文摘要
本发明公开一种产生时钟脉冲数据回复信号相位锁住指标的电路及其方法。电路包含一超取样逻辑单元、一交流估计单元及一逻辑处理器。该超取样逻辑单元根据一超取样时钟脉冲，产生多个交流项，及根据一输出时钟脉冲，从该多个交流项中输出和该输出时钟脉冲相关的多个交流项；该交流估计单元对于一第一预定时间内由该超取样逻辑单元输入的多个交流项，执行一离散余弦转换，以产生一第一数值，及执行一离散正弦转换，以产生一第二数值；该逻辑处理器比较一第二预定时间内该第一数值的数目与该第二数值的数目，并据以产生一时钟脉冲数据回复信号相位锁住指标。
文档编号H03L7/06GK102307047SQ201110097559
公开日2012年1月4日 申请日期2011年4月15日 优先权日2010年6月1日
发明者许惠强, 赵轩庆, 郭国铨, 陈铭楷 申请人:钰创科技股份有限公司