专利名称：一种高sfdr多通道时间交错逐次逼近型模数转换器的制作方法
技术领域：
本发明属集成电路技术领域，具体涉及一种多通道逐次逼近型模数转换器。
背景技术：
常见的多通道逐次逼近型模数转换器结构示意图如图1所示，为了便于分析，现将每一通道的等效电路如图2所示。主要由跟踪保持电路、参考电压、电容阵列组成的DAC、 以移位寄存器为核心的数字控制单元、比较器和开关阵列构成。其正常情况下转换过程如图3所示。首先数字控制逻辑单元(图2中的SAR Logic)控制采样保持单元采样，然后控制DAC阵列最高位接(图3所示)，输出\社/2，比较器将输入Vin和DAC的输出进行比较。如果输入大，则DAC的最高位电容接VMf不变，将次高位接Vref ；如果Vin比DAC的输出小，则最高位接&id，次高位接Vref。以此类推。图3所示的输入，最后输出的数字码是 0001111。如果电容不匹配，则会导致量化出错，输出的数字码变成了 000101，见图4所示。 因此当电容不匹配时在不同的通道之间引入了不同的误差，在经过整体的编码输出模块时 (见图一)，会影响整体的线性度。
发明内容
本发明的目的在于提供一种能有效改善由电容失配引入的非线性的多通道时间交错逐次逼近型模数转换器。本发明提供的多通道时间交错逐次逼近型模数转换器，其整体电路结构由开关阵列4 9、采样开关阵列13、比较器阵列1(Γ12、时钟产生和编码输出模块25、数字控制模块 14 16、采样保持模块17、电容池21、伪随机数产生器23、译码器M构成。设该模数转换器的通道为N个，依次记为通道一，通道二，……，通道N;则开关阵列4、5为通道一的开关阵列，开关阵列6、7为通道二的开关阵列，开关阵列8、9为通道N的开关阵列；比较器10 为通道一的比较器；比较器11为通道二的比较器；比较器12为通道N的比较器；数字控制模块14为通道N的数字控制模块；数字控制模块15为通道二的数字控制模块；数字控制模块16为通道一的数字控制模块；每一通道设有随机电容20 ；
其中，公用的电容池21由每一通道的固有电容19聚集在一起和一组冗余的电容构成， 每次采样前，由伪随机数产生器23产生一组随机数，控制译码器M从电容池21当中剩余的两组电容中选取一组电容作为下次采样的电容阵列，从而将原来周期性的误差随机化， 降低谐波的能量，实现高的无杂散动态范围(SFDR)，当通道数越多时，改善的效果越明显。本发明中，电路刚开始采样时，产生一个伪随机数产生器的控制时钟22 (CLKl)的复位信号，控制译码器对将电容池21里的电容分配到每一通道上去，随后每一时刻的时序与实现的功能如下
(1)在CLK2飞LK5的第一个高电平时，由译码器M中的第一组工作，仅仅实现对应的每一通道的采样和转换即可。最终的数据在时钟产生和编码输出模块25进行统一编码输出；(2)在CLK2飞LK5的第二个高电平时，由译码器对的第二组共组，除了实现对应的每一通道的采样和转换外，还实现每一次分别从剩余的两组电容里面选取一组，用来作为下一次采样的电容阵列；
(3)依此类推，以后CLK2飞LK5的功能都重复上步骤2里的功能即可。这里，CLK2为通道1采样时钟，CLK3为通道2采样时钟，以此类推。上述方案中，本发明将原来多通道逐次逼近型模数转换器的每一通道固有的失配电容聚集到一起组成“电容池” 21，即将前端各个通道的自有的电容阵列拆成相等的模块， 构成“电容池”，见图5所示。改进前，每一通道之间都存在固有失配，传统的多通道时间交错型SAR ADC在不同的通道之间切换时，会引入周期性的误差，严重影响系统的线性度。改进后，将所有通道的固有失配电容构成了一个电容池，每次采样前，通过伪随机数产生器23 (PRG模块)，产生一组随机数，随机的将电容池21里的电容分配给各个通道，从而将原来存在的固定的周期性的误差变成了随机的噪声，从能量谱上分析，就是将因为原来周期性的非线性误差引起的高频谐波消除了，变成了随机的白噪声，平均分布到噪底(nosie floor) 上去。从而改善多通道逐次逼近型模数转换器的性能。本发明的模数转换器是一种子转换器共享的低功耗折叠内插模数转换器，是基于校正多通道逐次逼近型模数转换器通道间电容阵列失调的方法而设计的。另外，当通道数越多，传统的多通道时间交错型SAR ADC受困与通道间的失配，线性度下降的越严重；而本发明提出的高SFDR的改进型多通道时间交错型SAR ADC结构的随机化效果反而更好，能够有效的将谐波能量分配到噪底上去，从而更显著的改善系统的线性度，很好的弥补了传统的多通道时间交错型SAR ADC结构上的不足。
图1传统多通道时间交错逐次逼近型模数转换器结构示意图。图2多通道时间交错逐次逼近型模数转换器每一通道的简化示意图。图3电容完全匹配时转换器工作示意图。图4因为电容失配导致的转换器出现误差的示意图。图5高SFDR多通道时间交错逐次逼近型模数转换器最高位电容改进示意图。图6伪随机数产生器示意图。图7改进后多通道逐次逼近模数转换器时序图。图中标号1表示多通道时间交错逐次逼近型模数转换器通道一，2表示多通道时间交错逐次逼近型模数转换器通道二，3表示多通道时间交错逐次逼近型模数转换器通道 N，4、5表示通道一的开关阵列，6、7表示通道二的开关阵列；
8、9表示通道N的开关阵列，10表示通道一的比较器，11表示通道二的比较器；12表示通道N的比较器，13表示采样开关阵列，14表示通道N的数字控制模块，15表示通道二的数字控制模块，16表示通道一的数字控制模块，17表示采样保持模块，18表示作为DAC的电容阵列，19改进前的每一通道的固有失配电容，20改进后的每一通道的随机电容，21改进后的电容池，22伪随机数产生器的控制时钟，23伪随机数产生器，M译码器(由两组译码器构成)，25表示时钟产生和编码输出模块。
具体实施例方式下面将结合图示进一步说明电路的实现方法
由原来的每一通道的电容19和冗余的一组电容阵列共同组成了电容池模块21。图6为伪随机数产生器23的具体实现方法，采用的是改进后的线性反馈移位寄存器(LFSR)的方法，具有结构简单，容易实现和随机数的周期与寄存器的个数成指数增长的关系。必要的时候可以仅仅通过增加每一级移位寄存器的个数来增加伪随机数的循环周期。在时钟CLKl 22的控制下，从PRG 23里面选取需要的输出节点，然后通过一个译码器 M，将每一次随机化的电容连接到每一个通道的上面去，作为每一次采样和量化的电容阵列。改进后整体的时序控制由图一当中的clock & output模块25控制，具体的时序见图7。其中CLKl为伪随机数产生和电容分配的时钟周期，CLK2为通道一采样时钟，CLK3 为通道二采样时钟，以此类推。与传统的多通道逐次逼近型模数转换器相比，增加了一个额外的时钟周期来产生伪随机数和分配电容。为了便于叙述，下面以4通道为例，说明本次高SFDR的改进结构的具体的工作流程
1)首先在时钟产生和编码输出模块25的控制下，CLKl产生高电平，控制伪随机数产生器23，产生一组随机数(相当于PRG 23模块的初始化)，将随机数送到译码器M里面去， 将电容池的电容根据译码的结果随机分配到所有通道上去，作为采样和量化用的电容阵列。2)随后如图7所示，在时钟产生和编码输出模块25的控制下，顺序产生CLK2、 CLK3、CLK4的高电平，控制采样开关阵列13，让通道一、二、三进行采样和转换。3)如图7所示，时钟产生和编码输出模块25的控制下，CLK5产生高电平，控制通道4进行采样和转换，时钟产生和编码输出模块25接受通道一的数字控制模块16产生的第一组转换结果并编码输出。与此同时，CLK5的高电平控制译码器从冗余电容阵列和通道一刚释放的电容阵列里面随机选取一组电容阵列作为通道一下一次采样的电容阵列。4)时钟产生和编码输出模块25控制CLK2产生高电平，控制译码器在CLK5选剩下的电容阵列里面和多余的电容阵列里面随机选取电容阵列作为通道二下一次采样的电容阵列。在以后的的周期里面重复上面的步骤。这样，在时钟产生和编码输出模块25控制下，通道一至通道N依次进行转换，每一次的电容阵列都是随机产生的。输出和传统一样，采样后经过N-I个时钟周期(N为通道数) 输出数据。采用很小的代价，克服了传统的多通道时间交错型SAR ADC因为通道间电容阵列的固有失配，引起的线性度的显著下降，并随着通道数目的变多，将会显著改善多通道时间交错型SAR ADC的无杂散动态范围(SFDR)。
权利要求
1.一种校正多通道时间交错逐次逼近型模数转换器通道间电容阵列失调的方法，该模数转换器整体电路结构包括开关阵列(4、)、采样开关阵列(13)、比较器阵列(1(Γ12)、时钟产生和编码输出模块(25)、数字控制模块(1圹16)、伪随机数产生器(23)、译码器(24)； 其特征在于将每一通道的固有电容聚集在一起和一组冗余的电容构成公用的电容池(21 )， 每次采样前，由伪随机数产生器(23)产生一组随机数，控制译码器(24)从电容池(21)当中剩余的两组电容中选取一组电容作为下次采样的电容阵列，从而将原来周期性的误差随机化，降低谐波的能量，实现高的无杂散动态范围。
2.一种多通道时间交错逐次逼近型模数转换器，其特征在于其整体电路结构由开关阵列(4、)、采样开关阵列(13)、比较器阵列(1(Γ12)、时钟产生和编码输出模块(25)、数字控制模块(1圹16)、采样保持模块17、电容池(21)、伪随机数产生器(23)、译码器(24)构成； 设该模数转换器的通道为N个，依次记为通道一，通道二，……，通道N ；则开关阵列(4、5) 为通道一的开关阵列，开关阵列(6、7)为通道二的开关阵列，开关阵列(8、9)为通道N的开关阵列；比较器(10)为通道一的比较器；比较器(11)为通道二的比较器；比较器(12) 为通道N的比较器；数字控制模块(14)为通道N的数字控制模块；数字控制模块(15)为通道二的数字控制模块；数字控制模块(16)为通道一的数字控制模块；每一通道设有随机电容(20)；其中，公用的电容池(21)由每一通道的固有电容(19)聚集在一起和一组冗余的电容构成，每次采样前，由伪随机数产生器(23)产生一组随机数，控制译码器(24)从电容池 (21)当中剩余的两组电容中选取一组电容作为下次采样的电容阵列，从而将原来周期性的误差随机化，降低谐波的能量，实现高的无杂散动态范围。
3.根据权利要求2所述的多通道时间交错逐次逼近型模数转换器，其特征在于该模数转换器电路刚开始采样时，产生一个CLKl (22)的复位信号，控制译码器(24)将电容池 (21)里的电容分配到每一通道上去，随后每一时刻的时序与实现的功能如下(1)在CLK2飞LK5的第一个高电平时，由译码器(24)中的第一组工作，仅仅实现对应的每一通道的采样和转换即可；最终的数据在时钟产生和编码输出模块(25)进行统一编码输出；(2)在CLK2飞LK5的第二个高电平时，由译码器(24)的第二组共组，实现对应的每一通道的采样和转换，并实现每一次分别从剩余的两组电容里面选取一组，用来作为下一次采样的电容阵列；(3)依此类推，以后CLK2飞LK5的功能都重复上步骤(2)里的操作即可；这里，CLKl为伪随机数产生器的控制时钟，CLK2为通道一采样时钟，CLK3为通道二采样时钟，以此类推。
全文摘要
本发明属集成电路技术领域，具体为一种高SFDR多通道时间交错逐次逼近型模数转换器。传统的多通道时间交错型SARADC各个通道前端采样和量化用的电容阵列通常是各自独立的并且是固定不变的，本发明将前端各个通道的自有的电容阵列拆成相等的模块，构成“电容池”。在每一次采样前随机分配给每一个通道，从而将减小每一通道的固有误差并将之随机化，从能量谱上看，即是将谐波分量的能量变成噪声，归入到噪底上去，从而有效的改善了因为电容失配引入的非线性。
文档编号H03M1/38GK102332920SQ20111020043
公开日2012年1月25日 申请日期2011年7月18日 优先权日2011年7月18日
发明者任俊彦, 叶凡, 李宁, 林涛, 王明硕, 许俊, 顾尉如 申请人:复旦大学