专利名称：输出电路的制作方法
技术领域：
本发明涉及一种输出电路并且尤其涉及一种适用于抑制其输出波形的过冲或下冲的输出电路。
背景技术：
用于驱动LCD的液晶显示器(LCD)驱动器包括电压跟随器耦合运算放大器作为输出驱动电路。已知该运算放大器的瞬态特性显著地影响显示质量。特别地，其输出波形的过冲和下冲不利地降低了图像质量。因此，需要包括在LCD驱动器中的运算放大器抑制其输出波形的过冲或上冲。然而，MOS晶体管的跨导gm通常低于双极晶体管的跨导gm。为此，当包括MOS模拟(器件)的运算放大器驱动电容性负载时，不利地易于引起其驱动波形的过冲或下冲。该问题的对策包括增加包括在运算放大器中的输出MOS晶体管的W大小以增加跨导gm的方法。然而，输出MOS晶体管的W大小的增加使得芯片大小增加，从而导致了成本增加。图7A和7B示出了日本专利申请公开No. 2009-194485中公开的仅用于正电压的放大器100(此后称为正放大器)以及仅用于负电压的放大器200(此后称为负放大器)的等效电路。具体地，图7A和7B示出了近年来在IXD驱动器中使用的用于半VDD的运算放大器。图7A中的正放大器100是液晶显示器中用于驱动比参考电压COM (施加到液晶的对向电极的参考电压)高的电压的放大器。图7B中所示的负放大器200是用于驱动比参考电压COM低的电压的放大器。如所看到的，在液晶显示器的领域中，电压被确定为相对于参考电压COM来说为正或者负。这些正和负电压与通常电气工程中的正和负电压不同。正放大器100是用于驱动液晶的正极性的放大器。因此，如果参考电压COM是具有电源电压VDD与地电压VSS之间的差的电压，即VDD/2，那么正放大器100仅需要驱动 VDD/2至VDD范围内的电压。另一方面，负放大器200是用于驱动液晶的负极性的放大器并且因此仅需要驱动VSS至VDD/2范围内的电压。因此，在这两个放大器中，施加到输出级电路(输出电路)的电源电压的范围约为施加到其他电路(在这里差动级电路)的电源电压的一半，从而抑制功耗的增加。图7A中所示的正放大器100包括差动级电路101和输出级电路(输出电路)102。 输出级电路102包括ρ沟道MOS晶体管MP103和η沟道MOS晶体管丽104。输出级电路102 具有被施加电源电压VDD的高电势电源端子以及被施加中间电压VML的低电势电源端子。 中间电压VML约为电源电压VDD的一半。除输出级电路102之外的电路(差动级电路101) 具有被施加电源电压VDD的高电势电源端子以及被施加地电压VSS的低电势电源端子。
晶体管MP103具有被施加电源电压VDD的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路101的输出端子中的一个耦合的栅极。晶体管MN104具有被施加中间电压VML的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路101的另一输出端子耦合的栅极。在图7A中所示的正放大器100中，差动级电路101将与施加到输入端子IN+和 IN-的输入信号之间的电势差对应的一对放大信号输出到输出级电路102。在输出级电路 102中，基于施加到其栅极的放大信号来控制从晶体管MP103的源极流到其漏极的电流。类似地，基于施加到其栅极的放大信号来控制从晶体管MN104的源极流到其漏极的电流。因为电源电压VDD被施加到晶体管MP103的源极并且中间电压VML被施加到晶体管丽104的源极，因此正放大器100的输出信号的电压落入VDD/2至VDD的范围之内。图7B中所示的负放大器200包括差动级电路201和输出级电路(输出电路)202。 输出级电路202包括ρ沟道MOS晶体管MP203和η沟道MOS晶体管丽204。输出级电路202 具有被施加中间电压VMH的高电势电源端子以及被施加地电压VSS的低电势电源端子。中间电压VMH约为电源电压VDD的一半。除输出级电路202之外的电路(差动级电路201) 具有被施加电源电压VDD的高电势电源端子以及被施加地电压VSS的低电势电源端子。晶体管ΜΡ203具有被施加中间电压VMH的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路201的输出端子中的一个耦合的栅极。晶体管ΜΝ204具有被施加地电压VSS的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路201的另一输出端子耦合的栅极。在图7Β中所示的负放大器200中，差动级电路201将与施加到输入端子IN+和 IN-的输入信号之间的电势差相对应的一对放大信号输出到输出级电路202。在输出级电路202中，基于施加到其栅极的放大信号来控制从输出晶体管ΜΡ203的源极流到其漏极的电流。基于施加到其栅极的放大信号来控制从晶体管ΜΝ204的源极流到其漏极的电流。因为中间电压VMH被施加到晶体管ΜΡ203的源极并且地电压VSS被施加到晶体管丽204的源极，因此负放大器200的输出信号的电压落入VSS至VDD/2的范围之内。用于控制将提供给负载的电流的电路包括使用钳位电路的电路。图8示出了在日本专利申请公开No.Hei 3(1991)-117017中公开的晶体管输出电路的电路图。图8中所示的晶体管输出电路300包括栅极驱动电路301、输出晶体管302、钳位电路304、以及电阻器 307，并且控制通过输出晶体管302流入到负载305中的电流。如图9中所示，随着其栅源电压Vgs增加，从输出晶体管302的源极流到其漏极的电流Id增加。即，当输出晶体管302 的栅源电压Vgs达到或者超过预定电压时，过电流被提供给负载305。为此，晶体管输出电路300包括在输出晶体管302的栅极与源极之间的钳位电路304。这防止栅源电压Vgs达到或者超过预定电压，抑制了过电流。日本专利No. 4228960公开了一种负载驱动装置，该负载驱动装置包括相同导电类型的两个MOS晶体管，这两个MOS晶体管串联耦合到用于将电力从电源传输到负载的路径；以及钳位电路，该钳位电路耦合在两个MOS晶体管的栅极与漏极之间。每个钳位电路包括用于防止回流的二极管以及钳位齐纳二极管(参见该专利的图5)。日本专利申请公开NO.Hei7(1995)-505994公开了一种电感负载阻尼电路，该电感负载阻尼电路包括电感负载装置(Li)、与电感负载装置(Li)串联耦合的η沟道MOS晶体管(m)、以及耦合在晶体管(NI)的栅极与漏极之间的P沟道钳位晶体管(PI)(参见该公开的图3)。电源电压Vcc被施加到钳位晶体管(Pl)的栅极。
发明内容
如上所述，包括根据现有技术的输出电路的放大器通常不利地易于引起其输出波形的过冲或上冲。在日本专利申请公开No. 2009-194485中，如图7A和7B中所示，施加到输出级电路(输出电路)的电源电压的范围约为施加到差动级电路的电源电压的一半。为此，位于输出级电路中的两个输出晶体管具有不同的栅-源电压范围。例如，在图7A中所示的正放大器100中，输出晶体管MP103的最大栅-源电压是 VDD-VSS。另一方面，晶体管丽104的最大栅-源电压是VDD-VML。即，输出晶体管MP103的栅-源电压约为输出晶体管MN104的两倍。因此，作为上升瞬态特性，正放大器100不利地易于引起过冲。换句话说，正放大器100不利地易于引起其输出波形的上升沿的过冲。另一方面，在图7B中所示的负放大器200中，晶体管丽204的最大栅-源电压是 VDD-VSS。晶体管MP203的最大栅-源电压是VMH-VSS。即，输出晶体管丽204的栅-源电压约为输出晶体管MP203的两倍。因此，作为下降瞬态特性，负放大器200不利地易于引起下冲。换句话说，负放大器200不利地易于引起其输出波形的下降沿的下冲。如所看到的，包括根据现有技术的输出电路的放大器不利地易于引起其输出波形的过冲或下冲。根据本发明的方面的输出电路包括第一输出MOS晶体管(例如根据第一实施例的输出晶体管MP13)，该第一输出MOS晶体管位于第一电源端子与外部输出端子之间，基于外部输入信号控制从第一输出MOS晶体管的源极流到其漏极的电流；第二输出MOS晶体管(例如根据第一实施例的输出晶体管丽14)，该第二输出MOS晶体管位于第二电源端子与外部输出端子之间，基于外部输入信号控制从第二输出MOS晶体管的源极流到其漏极的电流；以及第一钳位MOS晶体管(例如，根据第一实施例的钳位晶体管MP15)，该第一钳位 MOS晶体管具有与第一输出MOS晶体管的栅极耦合的第一端子和控制端子，以及与第一输出MOS晶体管的漏极耦合的第二端子。如上所述的电路构造能够抑制输出波形的过冲或下冲。根据本发明的方面，能够提供一种输出电路，其能够抑制其输出波形的过冲或下冲。附图
的简要描述图IA是示出了根据本发明的第一实施例的运算放大器的电路图；图IB是示出了根据本发明的第一实施例的运算放大器的电路图；图2A是示出了根据本发明的第二实施例的运算放大器的电路图；图2B是示出了根据第二实施例的运算放大器的电路图；图3是示出了根据第一和第二实施例的输出电路的输出波形的示意图；图4A是示出了位于根据第一和第二实施例的输出电路中的输出晶体管的栅极电压的变化的示意图；图4B是示出了位于根据第一和第二实施例的输出电路中的输出晶体管的栅极电压的变化的示意图；图5A是示出了根据本发明的第三实施例的运算放大器的电路图；图5B是示出了根据第三实施例的运算放大器的电路图；图6是示出了根据第三实施例的输出电路的输出波形的示意图；图7A是示出了包括根据现有技术的输出电路的运算放大器的电路图；图7B是示出了包括根据现有技术的输出电路的运算放大器的电路图；以及图8是示出了根据现有技术的输出电路的电路图；以及图9是示出了 MOS晶体管的ID-VDS特性的图。
具体实施例方式现在，将参考附图描述本发明的实施例。附图仅是说明性的并且不应认为是对本发明的技术范围的限制。相同部件被分配有相同的附图标记并且将省略其描述。第一实施例图IA和IB示出了每一个包括根据本发明的第一实施例的输出电路的正放大器10 和负放大器20。具体地，图IA和IB示出了在IXD驱动器等等中使用的用于半_VDD的运算放大器。因为图IA中所示的正放大器10是用于驱动液晶的正极性的放大器，因此仅需要驱动(电源电压VDD)/2至VDD范围内的电压。另一方面，因为图IB中所示的负放大器20 是用于驱动液晶的负极性的放大器，因此仅需要驱动地电压VSS至VDD/2范围内的电压。因此，在这两个放大器中，施加到输出电路的电源电压的范围约是施加到其他电路(差动级电路)的电源电压的一半，抑制了功耗的增加。下面将具体地描述该实施例。图IA中所示的正放大器10包括差动级电路11和输出电路12。输出电路12包括输出晶体管MP13、输出晶体管MN14、以及钳位晶体管MP15。在该实施例中，假定输出晶体管 MP13和钳位晶体管MP15是ρ沟道MOS晶体管并且输出晶体管丽14是η沟道MOS晶体管。输出电路12具有被施加电源电压VDD的高电势电源端子以及被施加中间电压VML 的低电势电源端子。虽然在该实施例中假定中间电压VML约为电源电压VDD的一半，但是这不限于此。中间电压VML可以根据需要变为低于电源电压VDD的一半的电压。除输出电路12之外的电路(差动级电路11)具有被施加电源电压VDD的高电势电源端子以及被施加地电压VSS的低电势电源端子。输出晶体管ΜΡ13具有被施加电源电压VDD的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路11的输出端子中的一个耦合的栅极。输出晶体管ΜΝ14具有被施加中间电压VML的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路11的另一输出端子耦合的栅极。钳位晶体管ΜΡ15具有公共耦合到输出晶体管ΜΡ13的栅极的第一端子和栅极以及与输出晶体管ΜΡ13的漏极耦合的第二端子。钳位晶体管ΜΡ15的第一和第二端子是根据施加到其的电压电平进行切换的一组源极和漏极。在图IA中所示的正放大器10中，差动级电路11将与施加到输入端子IN+和IN 一的输入信号之间的电势差对应的一对放大信号输出到输出电路12。在输出电路12中，基于施加到其栅极的放大信号控制从输出晶体管ΜΡ13的源极流到其漏极的电流。基于施加到其栅极的放大信号控制从输出晶体管ΜΝ14的源极流到其漏极的电流。因为电源电压VDD被施加到输出晶体管MP13的源极并且中间电压VML被施加到输出晶体管丽14的源极，因此正放大器10的输出信号的电压落入VDD/2至VDD的范围内。如所看到的，在正放大器10中，施加到输出电路12的电源电压的范围约为施加到差动级电路11的电源电压的一半。为此，输出电路12中的两个输出晶体管MP13和丽14 具有不同的栅-源电压范围。具体地，输出晶体管MP13的最大栅-源电压是VDD-VSS ；输出晶体管丽14的最大栅-源电压是VDD-VML。也就是说，输出晶体管MP13的栅-源电压约为输出晶体管MN14的两倍。因此，如果不采用措施，那么输出晶体管MN14的电流驱动能力变得低于输出晶体管MP13的电流驱动能力。这会引起输出波形的上升沿的过冲。虽然能够根据中间电压VML的值增加输出晶体管MN14的尺寸，但是布局尺寸将增加。为此，根据该实施例的输出电路12使位于输出晶体管MP13的栅极与漏极之间的钳位晶体管MP15执行钳位，抑制了输出波形的过冲。具体地，当输出晶体管MP13的栅极电压变得比其漏极电压低了钳位晶体管MP15的阈值电压Vt时，激活钳位晶体管MP15。这如下发生因为钳位晶体管MP15的第一端子(与输出晶体管MP13的栅极耦合)的电势变得低于其第二端子(与输出晶体管MP13的漏极耦合)的电势，因此第一端子用作漏极并且第二端子用作源极并且因此与第一端子耦合的输出晶体管MP13的栅极电压变得比其源极电压低了 Vt0也就是说，钳位晶体管MP15是前向耦合二极管。因此，使用其漏极电压来钳位输出晶体管MP13的栅极电压。更具体地，输出晶体管MP13的栅极电压钳位到比其漏极电压低了钳位晶体管MP15的阈值电压Vt的电压电平。 这限制了输出晶体管MP13的栅-源电压的增加，限制了其漏极电流。因此，正放大器10能够抑制其输出波形的过冲。另一方面，输出晶体管丽14的最大栅-源电压是VDD-VML，即约为输出晶体管 MP13的一半。因此，与输出晶体管MP13不同，输出晶体管丽14不必具有钳位晶体管。此外，在输出晶体管MP13的栅极电压高于其漏极电压的情况下，钳位晶体管MP15是反向耦合的二极管并且因此不起作用。在这种状态下，钳位晶体管MP15对输出晶体管MP13的操作几乎没有影响。图IB中所示的负放大器20包括差动级电路21和输出电路22。输出电路22包括输出晶体管MP23、输出晶体管MN24、以及钳位晶体管MN26。在该实施例中，假定输出晶体管 MP23是ρ沟道MOS晶体管并且输出晶体管丽对和钳位晶体管丽沈是η沟道MOS晶体管。输出电路22具有被施加中间电压VML的高电势电源端子以及被施加地电压VSS 的低电势电源端子。虽然在该实施例中假定中间电压VMH约为电源电压VDD的一半，但是不限于此。中间电压VMH可以根据需要变为高于地电压VSS的电压。除输出电路22之外的电路(差动级电路21)具有被施加电源电压VDD的高电势电源端子以及被施加地电压VSS 的低电势电源端子。输出晶体管ΜΡ23具有被施加中间电压VMH的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路21的输出端子中的一个耦合的栅极。输出晶体管MNM具有被施加地电压VSS的源极、与外部输出端子Vout耦合的漏极、以及与差动级电路21的另一输出端子耦合的栅极。钳位晶体管M拟6具有公共耦合到输出晶体管MNM的栅极的第一端子和栅极(控制端子)以及与输出晶体管MNM的漏极耦合的第二端子。钳位晶体管MN^的第一和第二端子是根据施加到其的电压电平进行切换的一组源极和漏极。
在图IB中所示的负放大器20中，差动级电路21将与施加到输入端子IN+和 IN-的输入信号之间的电势差相对应的一对放大信号输出到输出级电路22。在输出电路22 中，基于施加到其栅极的放大信号控制从输出晶体管MP23的源极流到其漏极的电流。基于施加到其栅极的放大信号控制从输出晶体管MNM的源极流到其漏极的电流。因为中间电压VMH施加到输出晶体管MP23的源极并且地电压VSS施加到输出晶体管丽对的源极，因此负放大器20的输出信号的电压落入VSS至VDD/2的范围内。如所看到的，在负放大器20中，施加到输出电路22的电源电压的范围约为施加到差动级电路21的电源电压的一半。为此，输出电路22中的两个输出晶体管MP23和丽M 具有不同的栅-源电压范围。具体地，输出晶体管丽对的最大栅-源电压是VDD-VSS ；输出晶体管MP23的最大栅-源电压是VDD-VMH。也就是说，输出晶体管MPM的栅-源电压约为输出晶体管MN23的栅-源电压的两倍。因此，如果不采用措施，那么在负放大器20中， 输出晶体管MP23的电流驱动能力变得低于输出晶体管MNM。这会引起输出波形的下降沿的下冲。虽然能够根据中间电压VMH的值增加输出晶体管MN23的尺寸，但是布局尺寸将增加。为此，根据该实施例的输出电路22会使输出晶体管丽对的栅极与漏极之间的钳位晶体管丽沈执行钳位，抑制了输出波形的下冲。具体地，当输出晶体管丽M的栅极电压变得比其漏极电压高了钳位晶体管M拟6的阈值电压Vt时，激活钳位晶体管M拟6。这如下发生因为钳位晶体管M拟6的第一端子(与输出晶体管MNM的栅极耦合)的电势变得高于其第二端子(与输出晶体管MNM的漏极耦合)，因此第一端子用作漏极并且第二端子用作源极并且因此与第一端子耦合的钳位晶体管MN26的栅极电压变得比其源极电压高了 Vt0也就是说，钳位晶体管M拟6是前向耦合二极管。因此，使用其漏极电压来钳位输出晶体管MNM的栅极电压。更具体地，输出晶体管丽M的栅极电压被钳位到比其漏极电压高了钳位晶体管丽沈的阈值电压Vt的电压电平。这限制了输出晶体管丽对的栅-源电压的增加，限制了其漏极电流。因此，负放大器 20能够抑制输出波形的下冲。如上所述，输出晶体管MP23的最大栅-源电压是VDD-VMH，即，约为输出晶体管丽对的一半。因此，与输出晶体管丽对不同，输出晶体管MP23不必具有钳位晶体管。此外，在输出晶体管丽M的栅极电压低于其漏极电压的情况下，钳位晶体管丽沈是反向耦合二极管并且因此不工作。在这种状态下，钳位晶体管M拟6对输出晶体管MNM的操作几乎没有影响。接下来，将参考图3描述根据该实施例的输出电路的优点。图3包括示出了包括根据现有技术的输出电路的放大器中的外部输出端子Vout的输出的瞬态特性的波形图以及示出了包括根据该实施例的输出电路的放大器中的外部输出端子Vout的输出的瞬态特性的波形图。图3中所示的波形是通过对在相同条件进行的模拟的结果作图而获得的。根据这些波形，理解的是，在根据现有技术的输出电路的输出波形中出现了过冲和下冲。还很理解的是，已抑制了根据该实施例的输出电路的输出波形的过冲和下冲。应该注意的是，在根据该实施例的输出电路中，即使抑制了输出波形的过冲和下冲，稳定时间也没有延长，而是与现有技术相同。接下来，参考图4A和4B，将描述根据该实施例的输出电路抑制了其输出波形的过冲或下冲的机制。图4A示出了正放大器中的输出晶体管(MP13或者MP103)的栅极电压的模拟瞬态分析波形。图4B示出了负放大器中的输出晶体管(MNM或者MN204)的栅极电压的模拟瞬态分析波形。图4A和4B的模拟结果对应于图3的模拟结果。从图4A的波形可知，根据该实施例的输出电路12钳位输出晶体管MP13的栅极电压从而栅极电压不会到达或者降到预定电压电平之下。也就是说，输出电路12钳位输出晶体管MP13的栅极电压从而输出晶体管MP13的栅-源电压不会到达或者超过预定电压电平。类似地，从图4B的波形可知，根据该实施例的输出电路12钳位输出晶体管MNM的栅极电压从而栅极电压不会到达或者超过预定电压电平。也就是说，输出电路22钳位输出晶体管MNM的栅极电压从而输出晶体管MNM的栅-源电压不会到达或者超过预定电压电平。因此，控制栅-源电压的最大值以控制输出信号以不会引起过冲或下冲，并且确保要求的栅-源电压。这使得能够控制输出信号使得稳定时间不会延长太多。如所看到的，根据该实施例的输出电路包括输出晶体管的栅极与漏极之间的钳位晶体管，限制了输出晶体管的栅-源电压的增加。因此，根据该实施例的输出电路能够限制输出晶体管的漏极电流，抑制了其输出波形的过冲或下冲。应该注意的是根据该实施例的输出电路仅需额外地包括单个钳位MOS晶体管以抑制过冲或下冲。为此，对芯片大小的影响几乎可以忽略。此外，即使p-n结二极管代替二极管接法MOS晶体管来用作钳位电路，原则上也能够获得相似优点。然而，在使用P-n结二极管的情况下，在超过了约0. 6至0. 7V的钳位电压之后阻抗陡然降低。因此，与使用二极管接法MOS晶体管的情况相比，钳位工作太多。这导致输出晶体管的驱动能力的过度降低。另一方面，在使用二极管接法MOS晶体管的情况下，钳位电压是MOS晶体管的阈值电压，并且二极管接法MOS晶体管的阻抗高于p-n结二极管的阻抗。这是因为二极管接法 MOS晶体管的跨导gm比p-n结二极管的跨导低了一位或多位。也就是说，使用二极管接法 MOS晶体管更适于获得本发明的优点。第二实施例图2A和2B示出了每一个包括根据本发明第二实施例的输出电路的正放大器IOa 和负放大器20a。与图IA中所示的正放大器10相比，正放大器IOa包括输出电路12a以代替输出电路12，该输出电路1 额外地包括钳位晶体管MN16。此外，与图2B中所示的负放大器20相比，图2B中所示的正放大器20a包括输出电路22a以代替输出电路22，该输出电路2 额外地包括钳位晶体管MP25。具体地，在正放大器IOa中，输出电路12a包括输出晶体管MP13和丽14以及钳位晶体管MP15和丽16。在该实施例中，假定钳位晶体管丽16是η沟道MOS晶体管。钳位晶体管ΜΝ16具有公共耦合到输出晶体管ΜΝ14的栅极的第一端子和栅极(控制端子)以及与输出晶体管ΜΝ14的漏极耦合的第二端子。钳位晶体管ΜΝ16的第一和第二端子是根据施加到其的电压电平进行切换的一组源极和漏极。图2Α中的其他电路构造与图IA中的相同并且将省略其描述。如所看到的，根据该实施例的输出电路1 包括分别用于两个输出晶体管MP13和MN14的钳位晶体管MP15和MN16。因此，根据该实施例的输出电路1 能够平衡在输出晶体管中出现的寄生电容。在图2B的负放大器20a中，输出电路2 包括输出晶体管MP23和丽M以及钳位晶体管MP25和丽沈。在该实施例中，假定钳位晶体管MP25是ρ沟道MOS晶体管。钳位晶体管ΜΡ25具有公共耦合到输出晶体管ΜΡ23的栅极相耦合的第一端子和栅极(控制端子)以及与输出晶体管ΜΡ23的漏极耦合的第二端子。钳位晶体管ΜΡ25的第一和第二端子是根据施加到其的电压电平进行切换的一组源极和漏极。图2Β中的其他电路构造与图IB中的相同并且省略其描述。如所看到的，根据该实施例的输出电路2 包括分别用于两个输出晶体管MP23和丽对的钳位晶体管MP25和丽沈。因此，根据该实施例的输出电路22a能够平衡在输出晶体管中出现的寄生电容。在图IA中所示的正放大器10中，如果施加到输出电路12的中间电压VML是接近地电压VSS的低电压，那么输出波形的下降沿下冲。另一方面，在图2A中所示的正放大器 IOa中，通过钳位晶体管MN16钳位输出晶体管丽14的栅极电压。这限制了输出晶体管丽14 的栅-源电压的增加。因此，限制了输出晶体管丽14的漏极电流。结果，正放大器10能够抑制其输出波形的下冲。图2A中的其他电路构造与图IA中的相同并且省略其描述。同样地，在图IB中所示的负放大器20中，如果施加到输出电路22的中间电压VMH 是接近电源电压VDD的高电压，那么其输出波形的上升沿会过冲。另一方面，在图2B中所示的负放大器20a中，通过钳位晶体管MP25钳位输出晶体管MP23的栅极电压。这限制了输出晶体管MP23的栅-源电压的增加。因此，限制了输出晶体管MP23的漏极电流。结果， 负放大器20a能够抑制其输出波形的过冲。图2B中的其他电路构造与图IB中的相同并且省略其描述。由于上述电路构造，根据该实施例的输出电路能够获得与第一实施例类似的优点。此外，根据该实施例的输出电路能够平衡在输出晶体管中出现的寄生电容并且即使当中间电压(VML或者VMH)是地电压VSS至电源电压VDD的范围内的任何电压时，也能够将输出信号钳位到不高于施加的电源电压的电压。第三实施例图5A和5B示出了每一个包括根据本发明的第三实施例的输出电路的正放大器 IOb和负放大器20b。与图2A中所示的正放大器IOa相比，图5A中所示的正放大器IOb包括输出电路12b以代替输出电路12a，该输出电路12b额外地包括开关SW17和SW18。与图 2B中所示的负放大器20a相比，图5A中所示的负放大器20b包括输出电路22b以代替输出电路22a，该输出电路22b额外地包括开关SW27和SW^。根据该实施例的输出电路控制两个开关的接通/断开以控制钳位晶体管执行钳位的时序。因此，根据该实施例的输出电路能够抑制由钳位引起的稳定时间的延长。下面对此进行具体描述。在图5A的正放大器IOb中，输出电路12b包括输出晶体管MP13和丽14、钳位晶体管MP15和丽16、以及开关SW17和SW18。开关SW17耦合在钳位晶体管MP15的第二端子与外部输出端子Vout之间。开关SW18耦合在钳位晶体管MN16的第二端子与外部输出端子 Vout之间。图5A中的其他电路构造与图2A中的相同并且省略其描述。在图5B的负放大器20b中，输出电路22b包括输出晶体管MP23和丽对、钳位晶体管MP25和丽沈、以及开关SW27和SW^8。开关SW27耦合在钳位晶体管MP25的第二端子与外部输出端子Vout之间。开关SW^耦合在钳位晶体管M拟6的第二端子与外部输出端子 Vout之间。图5B中的其他电路构造与图2B中的相同并且省略其描述。
图6是通过将图5A的正放大器IOb和图5B的负放大器20b的输出波形添加到图3获得的示意图。在这里假定控制开关SW17和SW18彼此配合地控制。还假定控制开关 SW27和SW^彼此配合地控制。在图6的示例中，控制开关SW17、SW18、SW27、以及SW^从而开关仅在控制电压保持在H电平的特定时段期间接通。也就是说，根据该实施例的输出电路使得能够使钳位晶体管钳位直到到达输出波形的上升沿或者下降沿的某个中点，抑制了过冲或下冲。然后输出电路禁止钳位从而输出波形快速地上升或下降，这使得稳定时间加速到不出现过冲或下冲的程度。每个开关在STB时段(在LCD驱动器的一个水平时段开始时输出的控制信号)的上升沿或者下降沿接通，也就是说，每个开关在输出变化时的第一时刻接通并且仅保持接通特定时段。根据面板负载将接通时间控制为最佳时间。如所看到的，图5A中所示的正放大器IOb中的输出信号的上升时间(通过速率 (through rate)，例如直到电压电平从10%到达90%所花费的时间)与图IA中的正放大器10以及图2A中所示的正放大器IOa的大致相同，但是前者的稳定时间(例如直到电压电平从0.5%到达99. 5%并且稳定所花费的时间)短于后者。同样地，图5B中所示的负放大器20b中的输出信号的下降时间(例如直到电压电平从90%到达10%所花费的时间) 与图IB中的负放大器20以及图2B中所示的负放大器20a大致相同，但是前者的稳定时间 (例如直到电压电平从99. 5%到达0.5%并且稳定所花费的时间)短于后者。也就是说，根据该实施例的输出电路能够抑制其输出波形的过冲或下冲，并且能够抑制由于钳位引起的稳定时间的延长。如所看到的，根据上述第一至第三实施例的输出电路包括在输出晶体管的栅极与漏极之间的钳位晶体管以限制输出晶体管的栅-源电压的增加。因此，这些输出电路能够限制输出晶体管的漏极电流，抑制其输出波形的过冲或下冲。如上所述，日本专利申请公开No. Hei 3 (1991)-117017公开了一种包括钳位电路并且输出晶体管的源极与外部输出端子耦合的晶体管输出电路。在该电路中使用的钳位电路是用于在源极跟随器的操作期间钳位电流的电路并且该钳位电路位于输出晶体管的栅极与源极之间。另一方面，在根据上述实施例的输出电路中，输出晶体管的漏极与外部输出端子耦合。在这些电路中使用的钳位电路(钳位晶体管)位于输出晶体管的栅极与源极之间。因此，根据该实施例的以及根据现有技术示例的输出电路具有不同的电路构造。此外，现有技术示例使用输出晶体管的源极作为钳位电压的基准并且利用源极电压作为基准来钳位栅极电压。在这种情况下，现有技术示例要求具有齐纳二极管特性的钳位电路以限制输出电流并且因此与使用MOS晶体管作为钳位电路的本申请不同。如果与齐纳(kner) 二极管相当并且包括MOS晶体管和电阻器的有源kner等等用作钳位电路，那么元件的数目增加并且电路构造复杂。这增加了芯片大小，导致成本增加。此外，如上所述，日本专利No. 4228960公开了一种负载驱动装置，该负载驱动装置包括耦合在两个MOS晶体管(输出晶体管)的栅极与漏极之间的钳位电路(参见该专利的图幻。每个钳位电路包括用于防止回流的二极管以及钳位齐纳二极管。该现有技术示例利用其栅极电压来钳位MOS晶体管的漏极电压。另一方面，根据实施例的输出电路利用其漏极电压来钳位输出晶体管的栅极。也就是说，根据实施例和现有技术示例的输出电路具有不同的电路构造以及不同的目的和优点。
此外，现有技术中利用齐纳二极管作为钳位电路在超过钳位电压(击穿电压)之后陡然减小阻抗。因此，与根据实施例的输出电路相比，该现有技术示例会引起过度钳位。 这导致输出晶体管的驱动能力的过度降低。另一方面，如上所述，与现有技术示例相比，在根据实施例的输出电路中利用二极管接法MOS晶体管作为钳位电路允许更平滑的钳位特性。也就是说，使用二极管接法MOS晶体管更适于获得本发明的优点。此外，如上所述，日本专利申请公开No. Hei7 (1995)-505994公开了一种电感负载阻尼电路，该电感负载阻尼电路包括耦合在η沟道MOS晶体管(输出晶体管)的栅极与漏极之间的P沟道钳位晶体管(钳位电路)(参见该公开的图幻。电源电压Vcc施加到钳位晶体管(Pl)的栅极。该现有技术示例利用钳位晶体管(Pl)的栅极电压来钳位晶体管(Ni) 的漏极电压。另一方面，根据实施例的输出电路利用其漏极电压来钳位输出晶体管的栅极电压。也就是说，根据实施例以及现有技术示例的输出电路具有不同的电路构造以及不同的目的和优点。本发明不限于上述实施例，并且在不脱离本发明的精神和范围的情况下能够适当地对实施例进行改变。
权利要求
1.一种输出电路，包括第一输出MOS晶体管，所述第一输出MOS晶体管设置在第一电源端子与外部输出端子之间，基于外部输入信号控制从所述第一输出MOS晶体管的源极流到其漏极的电流；第二输出MOS晶体管，所述第二输出MOS晶体管设置在第二电源端子与外部输出端子之间，基于外部输入信号控制从所述第二输出MOS晶体管的源极流到其漏极的电流；以及第一钳位MOS晶体管，所述第一钳位MOS晶体管具有第一端子和控制端子，以及与所述第一输出MOS晶体管的漏极耦合的第二端子，所述第一端子和控制端子与所述第一输出 MOS晶体管的栅极耦合。
2.根据权利要求1所述的输出电路，其中所述第一输出MOS晶体管和所述第一钳位MOS晶体管是ρ沟道MOS晶体管， 其中所述第二输出MOS晶体管是η沟道MOS晶体管，高电势电源电压被施加到所述第一电源端子，并且其中高电势电源电压与低电势电源电压之间的中间电压被施加到所述第二电源端子。
3.根据权利要求1所述的输出电路，其中所述第一输出MOS晶体管和所述第一钳位MOS晶体管是η沟道MOS晶体管， 其中所述第二输出MOS晶体管是ρ沟道MOS晶体管，低电势电源电压被施加到所述第一电源端子，并且其中高电势电源电压与低电势电源电压之间的中间电压被施加到所述第二电源端子。
4.根据权利要求1所述的输出电路，进一步包括第二钳位MOS晶体管，所述第二钳位MOS晶体管具有第一端子和控制端子，以及与所述第二输出MOS晶体管的漏极耦合的第二端子，所述第一端子和控制端子与所述第二输出 MOS晶体管的栅极耦合。
5.根据权利要求4所述的输出电路，其中所述第一输出MOS晶体管和所述第一钳位MOS晶体管是ρ沟道MOS晶体管， 其中所述第二输出MOS晶体管和所述第二钳位MOS晶体管是η沟道MOS晶体管， 其中高电势电源电压被施加到所述第一电源端子，并且其中高电势电源电压与低电势电源电压之间的中间电压被施加到所述第二电源端子。
6.根据权利要求4所述的输出电路，其中所述第一输出MOS晶体管和所述第一钳位MOS晶体管是η沟道MOS晶体管， 其中所述第二输出MOS晶体管和所述第二钳位MOS晶体管是ρ沟道MOS晶体管， 其中低电势电源电压被施加到所述第一电源端子，并且其中高电势电源电压与低电势电源电压之间的中间电压被施加到所述第二电源端子。
7.根据权利要求1所述的输出电路，进一步包括第一开关，所述第一开关与所述第一钳位MOS晶体管串联耦合，根据所述外部输出端子的电压电平的变化控制所述第一开关的接通/断开。
8.根据权利要求2所述的输出电路，进一步包括第二开关，所述第二开关与所述第二钳位MOS晶体管串联耦合，根据所述外部输出端子的电压电平的变化控制所述第二开关的接通/断开。
全文摘要
一种输出电路，包括第一输出MOS晶体管，其位于高电势电源端子与外部输出端子之间，基于外部输入信号控制从第一输出晶体管的源极流到其漏极的电流；第二输出晶体管，其位于低电势电源端子与外部输出端子之间，基于外部输入信号控制从第二输出晶体管的源极流到其漏极的电流；以及钳位晶体管，其具有与第一输出晶体管的栅极耦合的第一端子和控制端子，以及与第一输出晶体管的漏极耦合的第二端子。
文档编号H03F3/45GK102403968SQ20111025053
公开日2012年4月4日 申请日期2011年8月23日 优先权日2010年8月27日
发明者大塚博通, 村田俊一, 西村浩一 申请人:瑞萨电子株式会社