专利名称：数控体偏置型c类反相器的制作方法
技术领域：
本发明属于集成电路技术领域，具体涉及一种C类反相器。
背景技术：
在传统的模拟电路设计中，运算放大器是主要的功耗模块。目前低压低功耗是模拟电路设计发展的主流趋势。因此，如何在低压低功耗环境下来实现符合指标要求的运算放大器成为模拟电路设计的重点和难点。用C类反相器代替传统的运算放大器是一种新型的低压低功耗电路设计技术。C 类反相器中最基本的电路结构包括PMOS (P-Channel Metal Oxide kmiconductor，P沟道金属氧化物半导体)输入管和NMOS (N-Channel Metal Oxide Semiconductor, N沟道金属氧化物半导体)输入管，C类反相器的电源电压Vdd略低于PMOS输入管和NMOS输入管的阈值电压之和。假设PMOS输入管和NMOS输入管的阈值电压近似相等，当输入信号为共模电压V。M = Vdd/2，PMOS输入管和NMOS输入管均处于亚阈值区，此时C类反相器较高的增益和较低的功耗，但带宽和摆率较小，我们称该状态为亚阈值状态。若此时在C类反相器输入端加入额外的激励信号，根据激励信号的极性可以让其中一个输入管进入强反型区，另外一个输入管截止，工作在饱和区的输入管跨导较大，使得C类反相器具有较高的摆率和输出电流，我们称该状态为高摆率状态。在开关电容电路的设计中，可在C类反相器输入端在不同的时钟相位将这两种工作状态结合起来应用。例如，在^ungcheol Chae, Inhee Lee and Gunhee Han 的题为 “A 0. 7V 36 μ W 85dB_DR Audio Δ ZModulator Using Class-C Inverter" (2008IEEE International Solid-State Circuits Conference :p.490-491, 630)的文中，公开了一个基于C类反相器的三阶单环Sigma-Delta模数转换器。现有技术中，常见的C类反相器包括简单型C类反相器和共源共栅型C类反相器。简单型C类反相器的电路部分是一个推挽式反相器，如附图1(a)所示，结构简单，芯片占用面积小，但增益较低；共源共栅型C类反相器增益略高，结构如附图1(b)所示。由于现有技术中C类反相器采用推挽结构，且两输入管在大部分时间内均工作在亚阈值区，导致C 类反相器的带宽、摆率、建立时间和功耗等指标在不同的工艺角、电源电压和温度下存在严重偏差，尤其是在SS工艺角、低电源电压和低温情况下，C类反相器两输入管的阈值电压绝对值提高，导致C类反相器带宽、摆率和建立时间等指标的严重退化，从而造成C类反相器应用电路的性能下降甚至功能丧失。申请号为200910301712. 6的中国发明专利公开了一种增益自举型C类反相器，如附图2所示，通过引入PMOS体电位调制模块和NMOS体电位调制模块，补偿C类反相器在不同工艺角、电源电压和温度下的性能偏差。然而，上述的增益自举型C类反相器的问题在于PM0S体电位调制模块和NMOS体电位调制模块均采用电阻进行电流-电压转换，转换后的电压即为最终的体调制电位，而在实际的集成电路制造中，电阻本身对工艺和温度较为敏感，导致由其产生的体调制电位存在一定的误差，所以增益自举型C类反相器对工艺、电源电压和温度的补偿不能达到最优的效果。
发明内容
本发明提供了一种数控体偏置型C类反相器，以克服现有技术的增益自举型C类反相器补偿工艺涨落、电源电压扰动和温度偏差时存在误差的不足。—种数控体偏置型C类反相器，包括主体C类反相器模块、数控PMOS体调制模块和数控NMOS体调制模块；其中，所述的主体C类反相器模块采用共源共栅结构，用于模拟运算放大，它由第一 PMOS管、第一匪OS管、第二 PMOS管和第二匪OS管组成；其中，第一 PMOS管和第一匪OS管分别为所述的主体C类反相器模块的PMOS和NMOS输入管，第一 PMOS管的栅端与第一 NMOS 管的栅端相连，作为主体C类反相器模块的输入端，第二 PMOS管的漏端接第二 NMOS管的漏端，作为主体C类反相器模块的输出端；第一 PMOS管的源端接第一参考电源，第一 PMOS管的漏端接第二 PMOS管的源端， 第一 PMOS管的体端接所述的数控PMOS体调制模块输出的体偏置电压；第二 PMOS管的栅端接第一偏置电平，第二 PMOS管的体端接所述的数控PMOS体调制模块输出的体偏置电压；第一 NMOS管的源端接第一参考地，第一 NMOS管的漏端与第二 NMOS管的源端相连，第一匪OS 管的体端接所述的数控NMOS体调制模块输出的体偏置电压；第二 NMOS管的栅端接第二偏置电平，第二 NMOS管的体端接所述的数控NMOS体调制模块输出的体偏置电压；所述的数控PMOS体调制模块用于补偿第一 PMOS管在不同工艺角、电源电压和温度下的参数偏差，它包括感应PMOS管、第一比较器对模块、第一移位寄存器模块和PMOS体偏置电压产生模块；其中，感应PMOS管的源端接第一参考电源，感应PMOS管的栅端接共模电压，感应 PMOS管的体端接法与第一 PMOS管的体端接法一样，均接所述的数控PMOS体调制模块输出的体偏置电压，感应PMOS管的漏端与第一电阻的一端、第一比较器对模块相连，第一电阻的另一端接第一参考地；其中，第一比较器对模块包括第二电阻、第三电阻、第一比较器和第二比较器，第一比较器和第二比较器均采用动态比较器结构，设有正输入端、负输入端、比较器时钟信号输入端和输出端；第一比较器的正输入端和第二比较器的负输入端均接感应PMOS管的漏端(即第一电阻的一端)，第一比较器的负输入端接第二电阻的一端，第二电阻的一端同时也是第一基准电流的输入端，第二电阻的另一端接第一参考地，第二比较器的正输入端接第三电阻的一端，第三电阻的一端同时也是第二基准电流的输入端，第三电阻的另一端接第一参考地，第一比较器的时钟输入端和第二比较器的时钟输入端均接比较器时钟信号， 第一比较器的输出端和第二比较器的输出端均与第一移位寄存器模块相连；第一移位寄存器模块包括第一 SR触发器、由第一级D触发器至第N级D触发器构成的N级D触发器(N为D触发器级数，通常N为8-32，N值决定了最终产生的体偏置电压的精度)和由第一个2选1模块至第N个2选1模块构成的N个2选1模块，每级D触发器设有三个端口，包括D触发器时钟输入端、D触发器数据输入端和D触发器数据输出端； 每个2选1模块设有四个端口，包括第一数据输入端、第二数据输入端、选择时钟输入端和选择数据输出端；第一 SR触发器设有三个端口，包括置位端、复位端和SR触发器数据输出端；其中，第一 SR触发器的置位端接第一比较器的输出端，第一 SR触发器的复位端接第二比较器的输出端，第一 SR触发器的数据输出端接第一移位寄存器模块中所有N个2选1模块的选择时钟输入端；第一比较器的输出端和第二比较器的输出端输出的信号进行逻辑或运算(or运算)，所产生的信号再与寄存器时钟信号进行逻辑与运算(and运算)，最终产生的信号接第一移位寄存器模块中所有N级D触发器的时钟输入端；N个2选1模块和N级D 触发器一一对应，第一个2选1模块的第一数据输入端接第一参考地，第一个2选1模块的第二数据输入端接第二级D触发器(即后一级D触发器)的数据输出端，第一个2选1模块的选择数据输出端接第一级D触发器的数据输入端；第二个2选1模块的第一数据输入端接第一级D触发器(即前一级D触发器)的数据输出端，第二个2选1模块的第二数据输入端接第三级D触发器(即后一级D触发器)的数据输出端，第二个2选1模块的选择数据输出端接第二级D触发器的数据输入端，以此类推，第三至第N-I个2选1模块的第一数据输入端接前一级D触发器的数据输出端，第三至第N-I个2选1模块的第二数据输入端接后一级D触发器的数据输出端，第三至第N-I个2选1模块的选择数据输出端接该级D 触发器的数据输入端，第N个2选1模块的第一数据输入端接第N-I级D触发器的数据输出端，第N个2选1模块的第二数据输入端接第一参考地，第N个2选1模块的选择数据输出端接第N级D触发器的数据输入端；第一移位寄存器模块中所有D触发器的数据输出端与PMOS体偏置电压产生模块相连；PMOS体偏置电压产生模块包括由第一分压电阻至第N-I分压电阻构成的N-I个分压电阻和由第一开关至第N开关构成的N个开关，每个开关均设有开关输入端、开关控制端和开关输出端，第一分压电阻的一端同时接第二参考电源和第一开关的输入端，第一分压电阻的另一端同时接第二分压电阻的一端和第二开关的输入端；第二分压电阻的一端同时接第一分压电阻的另一端和第二开关的输入端，第二分压电阻的另一端同时接第三分压电阻的一端和第三开关的输入端；以此类推，第N-I分压电阻的一端同时接第N-2分压电阻的另一端和第N-I开关的输入端，第N-I分压电阻的另一端同时接第三参考电源和第N开关的输入端；第一开关的控制端接第一级D触发器的数据输出端，第二开关的控制端接第二级D触发器的数据输出端，以此类推，第N开关的控制端接第N级D触发器的数据输出端， 所有N个开关的输出端连在一起，输出电压即为所述的数控PMOS体调制模块输出的体偏置电压。所述的数控NMOS体调制模块与数控PMOS体调制模块类似，用于补偿第一 NMOS管在不同工艺角、电源电压和温度下的参数偏差，它包括感应NMOS管、第二比较器对模块、第二移位寄存器模块和NMOS体偏置电压产生模块；其中，感应NMOS管的源端接第一参考地，感应NMOS管的栅端接共模电压，感应 NMOS管的体端接数控NMOS体调制模块输出的体偏置电压，感应NMOS管的漏端与第四电阻的一端、第二比较器对模块相连，第四电阻的另一端接第一参考电源；第二比较器对模块包括第五电阻、第六电阻、第三比较器和第四比较器，第三比较器和第四比较器也是采用动态比较器结构，设有正输入端、负输入端、比较器时钟信号输入端和输出端；第三比较器的正输入端和第四比较器的负输入端均接感应NMOS管的漏端(即第四电阻的一端)，第三比较器的负输入端接第五电阻的一端，第五电阻的一端同时也是第三基准电流的输入端，第五电阻的另一端接第一参考电源，第四比较器的正输入端接第六电阻的一端，第六电阻的一端同时也是第四基准电流的输入端，第六电阻的另一端接第一参考电源，第三比较器和第四比较器的时钟输入端均接所述的比较器时钟信号，第三比较器的输出端和第四比较器的输出端均与第二移位寄存器模块相连；第二移位寄存器模块包括第二 SR触发器、由第N+1级D触发器至第2N级D触发器构成的N级D触发器和由第N+1个2选1模块至第2N个2选1模块构成的N个2选1模块；同样，每级D触发器设有三个端口，包括D触发器时钟输入端、D触发器数据输入端和D 触发器数据输出端；每个2选1模块设有四个端口，包括第一数据输入端、第二数据输入端、 选择时钟输入端和选择数据输出端；第二 SR触发器设有三个端口，包括置位端、复位端和 SR触发器数据输出端；第二 SR触发器的置位端接第三比较器的输出端，第二 SR触发器的复位端接第四比较器的输出端，第二 SR触发器的数据输出端接第二移位寄存器模块中所有N个2选1模块的选择时钟输入端；第三比较器的输出端和第四比较器的输出端输出的信号进行逻辑或运算(or运算)，所产生的信号再与寄存器时钟信号进行逻辑与运算(and 运算)，最终产生的信号接第二移位寄存器模块中所有N级D触发器的时钟输入端；N个2 选1模块和N级D触发器一一对应，第N+1个2选1模块的第一数据输入端接第一参考地， 第N+1个2选1模块的第二数据输入端接第N+2级D触发器(即后一级D触发器)的数据输出端，第N+1个2选1模块的选择数据输出端接第N+1级D触发器的数据输入端；第N+2 个2选1模块的第一数据输入端接第N+1级D触发器(即前一级D触发器)的数据输出端， 第N+2个2选1模块的第二数据输入端接第N+3级D触发器(即后一级D触发器)的数据输出端，第N+2个2选1模块的选择数据输出端接第N+2级D触发器的数据输入端，以此类推，第N+3至第2N-1个2选1模块的第一数据输入端接前一级D触发器的数据输出端，第 N+3至第2N-1个2选1模块的第二数据输入端接后一级D触发器的数据输出端，第N+3至第2N-1个2选1模块的选择数据输出端接该级D触发器的数据输入端，第2N个2选1模块的第一数据输入端接第2N-1级D触发器的数据输出端，第2N个2选1模块的第二数据输入端接第一参考地，第2N个2选1模块的选择数据输出端接第2N级D触发器的数据输入端；第二移位寄存器模块中所有D触发器的输出端与匪OS体偏置电压产生模块相连；NMOS体偏置电压产生模块包括由第N分压电阻至第2N-2分压电阻构成的N_1个分压电阻和由第N+1开关至第2N开关构成的N个开关，每个开关均设有开关输入端、开关控制端和开关输出端，第N分压电阻的一端同时接第四参考电源和第N+1开关的输入端，第 N分压电阻的另一端同时接第N+1分压电阻的一端和第N+2开关的输入端；第N+1分压电阻的一端同时接第N分压电阻的另一端和第N+2开关的输入端，第N+1分压电阻的另一端同时接第N+2分压电阻的一端和第N+3开关的输入端；以此类推，第2N-2分压电阻的一端同时接第2N-3分压电阻的另一端和第2N-1开关的输入端，第2N-2电阻的另一端同时接第五参考电源和第2N开关的输入端；第N+1开关的控制端接第N+1级D触发器的数据输出端， 以此类推，第2N开关的控制端接第2N级D触发器的数据输出端，NMOS体偏置电压产生模块中所有N个开关的输出端连在一起，输出电压即为数控NMOS体调制模块输出的体偏置电压。所述的数控PMOS体调制模块的功能说明如下首先通过感应PMOS管“感应”第一 PMOS管在不同工艺角、电源电压和温度下的参数变化，并输出具有相同变化特征的漏源电流。该漏源电流通过第一比较器对模块分别与第一基准电流、第二基准电流做比较(第一基准电流大于第二基准电流)。若感应PMOS管的漏源电流值处于第一基准电流值和第二基准电流值之间，说明第一 PMOS管处于典型工作区间，此时第一比较器和第二比较器的输出端均为低电平，第一移位寄存器模块中的N级D触发器并不触发(即D触发器时钟输入端为低电平)，N级D触发器的数据输出端电平保持原有状态不变，数控PMOS体调制模块输出的体偏置电压亦保持不变；若感应PMOS管的漏源电流值大于第一基准电流值，说明第一 PMOS管偏出典型工作区间，漏源电流较大，导致无谓的静态功耗，此时第一比较器的输出端为高电平，第二比较器的输出端为低电平，第一移位寄存器模块中的第一 SR触发器的数据输出端为高电平， 第一个2选1模块的选择数据输出端置为低电平，其余N-I个2选1模块的选择数据输出端电平为前一级D触发器的数据输出端电平，由于第一移位寄存器模块初始化状态下N级D 触发器中仅有一级D触发器的数据输出端为高电平，所以当N级D触发器触发时，这唯一的高电平就逐级向后移动，数控PMOS体调制模块输出的体偏置电压逐渐升高(第三参考电源电压大于第二参考电源电压)，将数控PMOS体调制模块输出的体偏置电压反馈到第一 PMOS 管和感应PMOS管的体端，导致第一 PMOS管和感应PMOS管的反向体偏程度提高、阈值电压绝对值增大以及漏源电流减小，一个负反馈就此形成，最终使得感应PMOS管的漏源电流值处于第一基准电流值和第二基准电流值之间；若感应PMOS管的漏源电流值小于第二基准电流值，说明第一 PMOS管偏出典型工作区间，漏源电流较小，跨导较小，可能导致第一 PMOS管所在电路的性能下降或功能丧失， 此时第一比较器的输出端为低电平，第二比较器的输出端为高电平，第一移位寄存器模块中的第一 SR触发器的数据输出端为低电平，第N个2选1模块的选择数据输出端置为低电平，其余N-I个2选1模块的选择数据输出端电平为后一级D触发器的数据输出端电平，所以当第一移位寄存器模块中的N级D触发器触发时，N级D触发器的数据输出端上唯一的高电平就逐级向前移动，数控PMOS体调制模块输出的体偏置电压逐渐降低，导致第一 PMOS 管和感应PMOS管的正向体偏程度提高、阈值电压绝对值减小、漏源电流和跨导增大，一个负反馈就此形成，最终使得感应PMOS管的漏源电流值处于第一基准电流值和第二基准电流值之间。所述的数控NMOS体调制模块的功能与数控PMOS体调制模块的功能类似，首先通过感应NMOS管“感应”第一 NMOS管在不同工艺角、电源电压和温度下的参数变化，感应NMOS 管的漏源电流通过第二比较器对模块分别与第三基准电流、第四基准电流做比较(第三基准电流大于第四基准电流)。若感应NMOS管的漏源电流值处于第三基准电流值和第四基准电流值之间，说明第一 NMOS管处于典型工作区间，数控NMOS体调制模块输出的体偏置电压保持不变；若感应NMOS管的漏源电流值大于第三基准电流值，说明第一 NMOS管偏出典型工作区间，漏源电流较大，此时第二移位寄存器模块中的N级D触发器数据输出端上唯一的高电平就逐级向后移动，数控NMOS体调制模块输出的体偏置电压逐渐降低(第五参考电源电压小于第四参考电源电压)，导致第一 NMOS管和感应NMOS管的反向体偏程度提高、阈值电压绝对值增大以及漏源电流减小，形成一个负反馈；若感应NMOS管的漏源电流值小于第四基准电流值，说明第一 NMOS管偏出典型工作区间，漏源电流较小，跨导较小，此时第二移位寄存器模块中的N级D触发器数据输出端上唯一的高电平就逐级向前移动，数控NMOS体调制模块输出的体偏置电压逐渐升高，导致第一 NMOS管和感应NMOS管的正向体偏程度提高、 阈值电压绝对值减小、漏源电流和跨导增大，形成一个负反馈。
本发明的数控体偏置型C类反相器中，所述的数控PMOS体调制模块和数控NMOS 体调制模块通过“参数感应-电流比较-数字控制-体偏压产生及反馈”等环节精确控制所述的主体C类反相器模块中第一 PMOS管和第一 NMOS管的阈值电压、漏源电流和跨导等参数，因而大大减弱工艺偏差、电源电压扰动和温度变化对主体C类反相器模块的不利影响。与现有技术的增益自举型C类反相器相比，本发明的数控体偏置型C类反相器具有以下有益的技术效果本发明的数控体偏置型C类反相器虽然也采用电阻进行感应PMOS 管和感应NMOS管的漏源电流到电压的转换，但转换后的电压是用于和基准电流经过相同阻值电阻转换后的电压作比较，比较结果并不受电阻绝对值误差的影响，同时本发明的数控体偏置型C类反相器采用数字控制的方式产生最终的体偏置电压，能够更加精确地补偿工艺涨落、电源电压扰动和温度偏差对主体C类反相器模块的不利影响，因而适用于开关电容积分器、Sigma-Delta模数转换器等极低功耗高精度的应用场合。
图1(a)为简单型C类反相器的电路结构图，图1(b)为共源共栅型C类反相器的电路结构图；图2为增益自举型C类反相器的电路结构图；图3为本发明的数控体偏置型C类反相器的电路结构图；图4为本发明的数控体偏置型C类反相器中第一移位寄存器模块的电路结构图；图5为本发明的数控体偏置型C类反相器中PMOS体偏置电压产生模块的电路结构图。
具体实施例方式下面结合实施例和附图来详细说明本发明，但本发明并不仅限于此。一种数控体偏置型C类反相器，其电路结构图如附图3所示，它包括主体C类反相器模块31、数控PMOS体调制模块32和数控NMOS体调制模块33。主体C类反相器模块31由第一 PMOS管Ml、第一匪OS管M2、第二 PMOS管M3和第二 NMOS管M4组成；其中，第一 PMOS管Ml的栅端与第一 NMOS管M2的栅端相连，作为主体 C类反相器模块31的输入端IN ；第二 PMOS管M3的漏端接第二 NMOS管M4的漏端，作为主体C类反相器模块31的输出端OUT ；第一 PMOS管Ml的源端接第一参考电源VDD，第一 PMOS 管Ml的体端和第二 PMOS管M3的体端均接所述的数控PMOS体调制模块32输出的体偏置电压VBP，第一 PMOS管Ml的漏端与第二 PMOS管M3的源端相连；第一 NMOS管M2的源端接第一参考地GND，第一 NMOS管M2的漏端与第二 NMOS管M4的源端相连，第一 NMOS管M2的体端和第二 NMOS管M4的体端接所述的数控NMOS体调制模块33输出的体偏置电压Vbn ；第二 PMOS管M3的栅端接第一偏置电平Vb■，第二 NMOS管M4的栅端接第二偏置电平Vbias2。数控PMOS体调制模块32包括感应PMOS管M5、第一比较器对模块34、第一移位寄存器模块35和PMOS体偏置电压产生模块36。其中，感应PMOS管M5的源端接第一参考电源VDD，感应PMOS管M5的栅端接共模电压V。M，感应PMOS管M5的体端接数控PMOS体调制模块32输出的体偏置电压VBP，感应PMOS 管M5的漏端与第一电阻Rl的一端、第一比较器对模块34相连，第一电阻Rl的另一端接第一参考地GND ；其中，第一比较器对模块；34包括第二电阻R2、第三电阻R3、第一比较器COMPl和第二比较器C0MP2，第一比较器COMPl和第二比较器C0MP2均采用动态比较器结构，设有正输入端、负输入端、比较器时钟信号输入端和输出端；第一比较器COMPl的正输入端和第二比较器C0MP2的负输入端均接感应PMOS管M5的漏端(即第一电阻Rl的一端)，第一比较器COMPl的负输入端接第二电阻R2的一端，第二电阻R2的一端同时也是第一基准电流Ikefi 的输入端，第二电阻R2的另一端接第一参考地GND，第二比较器C0MP2的正输入端接第三电阻R3的一端，第三电阻R3的一端同时也是第二基准电流Ikef2的输入端，第三电阻R3的另一端接第一参考地GND，第一比较器COMPl的时钟输入端和第二比较器C0MP2的时钟输入端均接比较器时钟信号，第一比较器的输出端OUTl和第二比较器的输出端0UT2均与第一移位寄存器模块35相连；第一移位寄存器模块35的电路结构图如附图4所示，包括第一 SR触发器、由第一级D触发器至第N级D触发器构成的N级D触发器(N为D触发器级数，通常N为8_32， N值决定了最终产生的体偏置电压的精度)和由第一个2选1模块至第N个2选1模块构成的N个2选1模块，每级D触发器设有三个端口，包括D触发器时钟输入端、D触发器数据输入端和D触发器数据输出端；每个2选1模块设有四个端口，包括第一数据输入端、第二数据输入端、选择时钟输入端和选择数据输出端(图标《>，，表示2选1模块，选择时钟输入端位于2选1模块上边的端口，位于2选1模块左边的两端口从上至下分别是第一数据输入端和第二数据输入端，位于2选1模块右边的端口是选择数据输出端)；第一 SR触发器设有三个端口，包括置位端(S端)、复位端(R端)和SR触发器数据输出端；其中，第一 SR 触发器的置位端(S端)接第一比较器的输出端0UT1，第一 SR触发器的复位端(R端)接第二比较器的输出端0UT2，第一 SR触发器的数据输出端⑴端)接第一移位寄存器模块35中所有N个2选1模块的选择时钟输入端；第一比较器的输出端OUTl和第二比较器的输出端 0UT2输出的信号进行逻辑或运算(or运算)，所产生的信号再与寄存器时钟信号CLK2进行逻辑与运算(and运算)，最终产生的信号接第一移位寄存器模块35中所有N级D触发器的时钟输入端；N个2选1模块和N级D触发器一一对应，第一个2选1模块的第一数据输入端接第一参考地，第一个2选1模块的第二数据输入端接第二级D触发器(即后一级D触发器)的数据输出端，第一个2选1模块的选择数据输出端接第一级D触发器的数据输入端；第二个2选1模块的第一数据输入端接第一级D触发器(即前一级D触发器)的数据输出端，第二个2选1模块的第二数据输入端接第三级D触发器(即后一级D触发器)的数据输出端，第二个2选1模块的选择数据输出端接第二级D触发器的数据输入端，以此类推，第三至第N-I个2选1模块的第一数据输入端接前一级D触发器的数据输出端，第三至第N-I个2选1模块的第二数据输入端接后一级D触发器的数据输出端，第三至第N-I个2 选1模块的选择数据输出端接该级D触发器的数据输入端，第N个2选1模块的第一数据输入端接第N-I级D触发器的数据输出端，第N个2选1模块的第二数据输入端接第一参考地，第N个2选1模块的选择数据输出端接第N级D触发器的数据输入端；第一移位寄存器模块35中所有D触发器的数据输出端与PMOS体偏置电压产生模块36相连；其中，PMOS体偏置电压产生模块36的电路结构图如附图5所示，它包括由第一分压电阻RRl至第N-I分压电阻RR(N-I)构成的N-I个分压电阻RRl RR(N-I)和由第一开关至第N开关构成的N个开关1 N，每个开关均设有开关输入端、开关控制端和开关输出端，第一分压电阻RRl的一端同时接第二参考电源^-2和第一开关的输入端，第一分压电阻 RRl的另一端同时接第二分压电阻RR2的一端和第二开关的输入端；第二分压电阻RR2的一端同时接第一分压电阻RRl的另一端和第二开关的输入端，第二分压电阻RR2的另一端同时接第三分压电阻RR3的一端和第三开关的输入端；以此类推，第N-I分压电阻RR(N-I) 的一端同时接第N-2分压电阻RR(N-2)的另一端和第N-I开关的输入端，第N-I分压电阻 RR(N-I)的另一端同时接第三参考电源Vkef3和第N开关的输入端；第一开关的控制端接第一级D触发器的数据输出端，第二开关的控制端接第二级D触发器的数据输出端，以此类推，第N开关的控制端接第N级D触发器的数据输出端，所有N个开关的输出端连在一起， 输出电压即为数控PMOS体调制模块32输出的体偏置电压VBP。数控NMOS体调制模块33与数控PMOS体调制模块32类似，用于补偿第一 NMOS管 M2在不同工艺角、电源电压和温度下的参数偏差，它包括感应NMOS管M6、第二比较器对模块37、第二移位寄存器模块38和NMOS体偏置电压产生模块39 ；其中，感应NMOS管M6的源端接第一参考地GND，感应NMOS管M6的栅端接共模电压VeM，感应NMOS管M6的体端接数控NMOS体调制模块33输出的体偏置电压Vbn，感应NMOS 管M6的漏端与第四电阻R4的一端、第二比较器对模块37相连。第四电阻R4的另一端接第一参考电源Vdd ;其中，第二比较器对模块37包括第五电阻R5、第六电阻R6、第三比较器C0MP3和第四比较器C0MP4，第三比较器C0MP3和第四比较器C0MP4也是采用动态比较器结构，设有正输入端、负输入端、比较器时钟信号输入端和输出端；第三比较器的正输入端C0MP3和第四比较器C0MP4的负输入端均接感应NMOS管M6的漏端(即第四电阻R4的一端)，第三比较器C0MP3的负输入端接第五电阻R5的一端，第五电阻R5的一端同时也是第三基准电流 Ieef3的输入端，第五电阻R5的另一端接第一参考电源VDD，第四比较器C0MP4的正输入端接第六电阻R6的一端，第六电阻R6的一端同时也是第四基准电流Ikef4的输入端，第六电阻R6 的另一端接第一参考电源VDD，第三比较器C0MP3和第四比较器的时钟输入端均接所述的比较器时钟信号，第三比较器的输出端0UT3和第四比较器的输出端0UT4均与第二移位寄存器模块38相连；其中，第二移位寄存器模块38的结构与第一移位寄存器模块35相同，包括第二SR 触发器、由第N+1级D触发器至第2N级D触发器构成的N级D触发器(N为D触发器级数， 通常N为8-32，N值决定了最终产生的体偏置电压的精度)和由第N+1个2选1模块至第 2N个2选1模块构成的N个2选1模块；同样，每级D触发器设有三个端口，包括D触发器时钟输入端、D触发器数据输入端和D触发器数据输出端；每个2选1模块设有四个端口， 包括第一数据输入端、第二数据输入端、选择时钟输入端和选择数据输出端；第二 SR触发器设有三个端口，包括置位端、复位端和SR触发器数据输出端；第二 SR触发器的置位端接第三比较器的输出端0UT3，第二 SR触发器的复位端接第四比较器的输出端0UT4，第二 SR 触发器的数据输出端接第二移位寄存器模块38中所有N个2选1模块的选择时钟输入端； 第三比较器的输出端0UT3和第四比较器的输出端0UT4输出的信号进行逻辑或运算(or运算)，所产生的信号再与寄存器时钟信号CLK2进行逻辑与运算(and运算)，最终产生的信号接第二移位寄存器模块38中所有N级D触发器的时钟输入端；N个2选1模块和N级D触发器一一对应，第N+1个2选1模块的第一数据输入端接第一参考地，第N+1个2选1模块的第二数据输入端接第N+2级D触发器(即后一级D触发器)的数据输出端，第N+1个 2选1模块的选择数据输出端接第N+1级D触发器的数据输入端；第N+2个2选1模块的第一数据输入端接第N+1级D触发器(即前一级D触发器)的数据输出端，第N+2个2选 1模块的第二数据输入端接第N+3级D触发器(即后一级D触发器)的数据输出端，第N+2 个2选1模块的选择数据输出端接第N+2级D触发器的数据输入端，以此类推，第N+3至第 2N-1个2选1模块的第一数据输入端接前一级D触发器的数据输出端，第N+3至第2N-1个 2选1模块的第二数据输入端接后一级D触发器的数据输出端，第N+3至第2N-1个2选1 模块的选择数据输出端接该级D触发器的数据输入端，第2N个2选1模块的第一数据输入端接第2N-1级D触发器的数据输出端，第2N个2选1模块的第二数据输入端接第一参考地，第2N个2选1模块的选择数据输出端接第2N级D触发器的数据输入端；第二移位寄存器模块38中所有D触发器的输出端与NMOS体偏置电压产生模块39相连；其中，NMOS体偏置电压产生模块39包括由第N分压电阻至第2N_2分压电阻构成的N-I个分压电阻和由第N+1开关至第2N开关构成的N个开关，每个开关均设有开关输入端、开关控制端和开关输出端，第N分压电阻的一端同时接第四参考电源和第N+1开关的输入端，第N分压电阻的另一端同时接第N+1分压电阻的一端和第N+2开关的输入端；第N+1 分压电阻的一端同时接第N分压电阻的另一端和第N+2开关的输入端，第N+1分压电阻的另一端同时接第N+2分压电阻的一端和第N+3开关的输入端；以此类推，第2N-2分压电阻的一端同时接第2N-3分压电阻的另一端和第2N-1开关的输入端，第2N-2电阻的另一端同时接第五参考电源和第2N开关的输入端；第N+1开关的控制端接第N+1级D触发器的数据输出端，以此类推，第2N开关的控制端接第2N级D触发器的数据输出端，NMOS体偏置电压产生模块39中所有N个开关的输出端连在一起，输出电压即为数控NMOS体调制模块33输出的体偏置电压。上述的数控体偏置型C类反相器中，主体C类反相器模块31采用共源共栅结构， 用于模拟运算放大；数控PMOS体调制模块32用于补偿第一 PMOS管Ml在不同工艺角、电源电压和温度下的参数偏差；数控NMOS体调制模块33用于补偿第一 NMOS管M2在不同工艺角、电源电压和温度下的参数偏差。在数控PMOS体调制模块32中，感应PMOS管M5上施加的栅源电压与第一 PMOS管 Ml在亚阈值状态时的栅源电压相同，用于“感应”第一 PMOS管Ml在不同工艺角、电源电压和温度下的跨导、漏源电流等参数的变化特征，工作时感应PMOS管M5的漏源电流经过第一电阻Rl转换为电压，该电压用作第一比较器对模块34的信号输入，从第一比较器COMPl的正输入端和第二比较器C0MP2的负输入端输入，第一基准电流Ikefi经第二电阻R2所产生的电压从第一比较器的负输入端输入，第二基准电流Ikef2经第三电阻R3所产生的电压从第二比较器的正输入端输入。当比较器时钟信号CLKl为高电平时，第一比较器COMPl和第二比较器C0MP2分别对其自身正负输入端的电压进行比较；当比较器时钟信号CLKl为低电平时，第一比较器的输出端OUTI和第二比较器的输出端0UT2保持原有状态不变。假设第一电阻R1、第二电阻R2和第三电阻R3的阻值相同，而且第一基准电流Ikefi 大于第二基准电流Ikef2那么，当比较器时钟信号CLKl为高电平且感应PMOS管M5的漏源电流大于第一基准电流Ikefi时，第一比较器的输出端OUTl输出的电压为高电平，第二比较器的输出端0UT2输出的电压为低电平；当感应PMOS管M5的漏源电流小于第一基准电流Ikefi 大于第二基准电流Ikef2时，第一比较器的输出端OUTl和第二比较器的输出端0UT2输出的电压均为低电平；当感应PMOS管M5的漏源电流小于第二基准电流Ikef2时，第一比较器的输出端OUTl输出的电压为低电平，第二比较器的输出端0UT2输出的电压为高电平。第一比较器的输出端OUTl输出的电压和第二比较器的输出端0UT2输出的电压用作第一移位寄存器模块35的信号输入。第一比较器的输出端OUTl输出的电压和第二比较器的输出端0UT2输出的电压进行逻辑“或”运算(or运算)后，再与寄存器时钟信号CLK2进行逻辑“与”运算(and运算)， 最终产生的电压为所有N级D触发器的时钟输入端电压，其中寄存器时钟信号CLK2与比较器时钟信号CLKl是两相不交叠时钟。当第一比较器的输出端OUTl输出的电压为高电平， 第二比较器的输出端0UT2输出的电压为低电平时，第一 SR触发器的数据输出端⑴端)为高电平；当第一比较器的输出端OUTl输出的电压为低电平，第二比较器的输出端0UT2输出的电压为高电平时，第一 SR触发器的数据输出端为低电平；当第一比较器的输出端OUTl输出的电压和第二比较器的输出端0UT2输出的电压均为低电平时，此时第一 SR触发器的数据输出端保持原有状态不变。同时，第一 SR触发器的数据输出端接所有N个2选1模块的选择时钟输入端，从而控制了所有N级D触发器触发后(即D触发器时钟输入端为高电平时)的数据输出端电平。当第一 SR触发器的数据输出端为高电平时，第一个2选1模块的选择数据输出端置为低电平，其余N-I个2选1模块的选择数据输出端电平为前一级D触发器的数据输出端电平，由于第一移位寄存器模块35的初始化状态下N级D触发器中仅有一级D触发器的数据输出端为高电平，所以当N级D触发器触发时，这唯一的高电平就逐级向后移动，直至N级D触发器不再触发或第一 SR触发器的数据输出端变为低电平；当第一 SR触发器的数据输出端为低电平时，N级D触发器的数据输出端上唯一的高电平就逐级向前移动，直至N级D触发器不再触发或第一 SR触发器的数据输出端变为高电平。N级D触发器的数据输出端输出的电压汇总表示为DOUT (1 N)，用作PMOS体偏置电压产生模块36 的信号输入。由于N级D触发器的数据输出端输出的电压D0UT(1 N)控制了 PMOS体偏置电压产生模块36中相对应的N个开关，而N级D触发器的数据输出端电压DOUT (1 N)中任何时候仅有一级D触发器的数据输出端为高电平，所以PMOS体偏置电压产生模块36在任何时候只有一个开关闭合，即输出的体偏置电压Vbp是唯一的。体偏置电压Vbp限定在第二参考电源电压Vkef2与第三参考电源电压Vkef3之间，其中第三参考电源电压Vkef3大于第二参考电源电压VKEF2。当N级D触发器数据输出端电压D0UT(1 N)中唯一的高电平向后移动时，体偏置电压Vbp逐渐升高，将体偏置电压Vbp反馈到第一 PMOS管MI和感应PMOS管M5的体端，导致第一 PMOS管MI和感应PMOS管M5的反向体偏程度提高、阈值电压绝对值增大以及漏源电流减小；同理，当N级D触发器数据输出端电压D0UT(1 N)中唯一的高电平向前移动时，体偏置电压Vbp逐渐降低，第一 PMOS管MI和感应PMOS管M5的正向体偏程度提高、 漏源电流增大。综上所述，数控PMOS体调制模块32通过“参数感应-电流比较-数字控制_体偏压产生及反馈”等环节可以控制所述的主体C类反相器模块中第一 PMOS管MI的阈值电压、 漏源电流和跨导等参数，因而能够减弱工艺偏差、电源电压扰动和温度变化的不利影响。
同理，数控NMOS体调制模块33通过感应NMOS管M6、第二比较器对模块37、第二移位寄存器模块38和NMOS体偏置电压产生模块39的共同作用，能够减弱工艺偏差、电源电压扰动和温度变化对第一 NMOS管M2参数的不利影响。其中感应NMOS管M6上施加的栅源电压与第一 NMOS管M2在亚阈值状态时的栅源电压相同，用于“感应”第一 NMOS管M2在不同工艺角、电源电压和温度下的跨导、漏源电流等参数的变化特征，工作时感应NMOS管M6的漏源电流经过第四电阻R4转换为电压， 该电压用作第二比较器对模块37的信号输入，从第三比较器C0MP3的正输入端和第四比较器C0MP4的负输入端输入，第三基准电流Ikef3经第五电阻R5所产生的电压从第三比较器C0MP3的负输入端输入，第四基准电流Ikef4经第六电阻R6所产生的电压从第四比较器 C0MP4的正输入端输入，第三比较器的输出电压0UT3和第四比较器的输出电压0UT4用作第二移位寄存器模块38的信号输入；第二移位寄存器模块38的电路结构和工作原理与数控 PMOS体调制模块32中的第一移位寄存器模块35基本一致，第N+1级D触发器至第2N级D 触发器的数据输出端电压汇总为DOUT(N+1 2N)，用作NMOS体偏置电压产生模块39的信号输入，其中DOUT(N+1 2N)中任何时候仅有一级D触发器的数据输出端为高电平；NMOS 体偏置电压产生模块39的电路结构和工作原理与PMOS体偏置电压产生模块36基本一致， 体偏置电压Vbn限定在第四参考电源电压Vkef4与第五参考电源电压Vkef5之间，其中第五参考电源电压Vkef5小于第四参考电源电压Vkef4。关于数控体偏置型C类反相器需要说明的是1、第一移位寄存器模块35中第一 D触发器和第二移位寄存器模块38中第二 D触发器的级数N决定了体偏置电压Vbp和Vbn的精度。这是因为N值越大，PMOS体偏置电压产生模块36和NMOS体偏置电压产生模块39中对应的分压电阻和开关就越多，因而产生的体偏置电压Vbp和Vbn的最小精度得以提高。2,PMOS体偏置电压产生模块36的工作方式可分为全调制(Vkef3 > VDD, Veef2 = Vcm) 和半调制(Vkef3 = VDD, Veef2 = Vcm)两种。全调制能够产生大于第一参考电源Vdd的体偏置电压VBP，即第一 PMOS管MI和感应PMOS管M5能够实现反向体偏置，避免了第一 PMOS管MI 在FF工艺角、高电源电压和高温等情况下无谓的静态的功耗，但全调制的缺点在于需要额外增加一个高于Vdd的参考电源；半调制不需要额外增加参考电源(Vkef3与Vdd复用)，而且半调制和全调制一样，都能解决第一 PMOS管MI在SS工艺角、低电源电压和低温等情况下阈值电压绝对值提高、跨导和漏源电流减小的问题，这类问题更为重要，它可能直接导致第一 PMOS管MI所在电路的性能下降甚至功能丧失。
权利要求
1. 一种数控体偏置型C类反相器，其特征在于，包括主体C类反相器模块、数控PMOS体调制模块和数控NMOS体调制模块；所述的主体C类反相器模块由第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管组成；其中，第一 PMOS管的栅端与第一 NMOS管的栅端相连，作为主体C类反相器模块的输入端，第二 PMOS管的漏端接第二 NMOS管的漏端，作为主体C类反相器模块的输出端；第一 PMOS管的源端接第一参考电源，第一 PMOS管的漏端接第二 PMOS管的源端，第一 PMOS管的体端接所述的数控PMOS体调制模块输出的体偏置电压；第二 PMOS管的栅端接第一偏置电平，第二 PMOS管的体端接所述的数控PMOS体调制模块输出的体偏置电压；第一 NMOS管的源端接第一参考地，第一 NMOS管的漏端与第二 NMOS管的源端相连，第一 NMOS管的体端接所述的数控NMOS体调制模块输出的体偏置电压；第二NMOS管的栅端接第二偏置电平，第二 NMOS管的体端接所述的数控NMOS体调制模块输出的体偏置电压；所述的数控PMOS体调制模块包括感应PMOS管、第一比较器对模块、第一移位寄存器模块和PMOS体偏置电压产生模块；其中，感应PMOS管的源端接第一参考电源，感应PMOS管的栅端接共模电压，感应PMOS 管的体端接所述的数控PMOS体调制模块输出的体偏置电压，感应PMOS管的漏端与第一电阻的一端、第一比较器对模块相连，第一电阻的另一端接第一参考地；第一比较器对模块包括第二电阻、第三电阻、第一比较器和第二比较器，第一比较器的正输入端和第二比较器的负输入端均接感应PMOS管的漏端，第一比较器的负输入端接第二电阻的一端，第二电阻的一端同时也是第一基准电流的输入端，第二电阻的另一端接第一参考地，第二比较器的正输入端接第三电阻的一端，第三电阻的一端同时也是第二基准电流的输入端，第三电阻的另一端接第一参考地，第一比较器的时钟输入端和第二比较器的时钟输入端均接比较器时钟信号，第一比较器的输出端和第二比较器的输出端均与第一移位寄存器模块相连；第一移位寄存器模块包括第一 SR触发器、由第一级D触发器至第N级D触发器构成的 N级D触发器和由第一个2选1模块至第N个2选1模块构成的N个2选1模块，其中，第一 SR触发器的置位端接第一比较器的输出端，第一 SR触发器的复位端接第二比较器的输出端，第一 SR触发器的数据输出端接第一移位寄存器模块中所有N个2选1模块的选择时钟输入端；第一比较器的输出端和第二比较器的输出端输出的信号进行逻辑或运算，所产生的信号再与寄存器时钟信号进行逻辑与运算，最终产生的信号接第一移位寄存器模块中所有N级D触发器的时钟输入端；N个2选1模块和N级D触发器一一对应，第一个2选1 模块的第一数据输入端接第一参考地，第一个2选1模块的第二数据输入端接第二级D触发器的数据输出端，第一个2选1模块的选择数据输出端接第一级D触发器的数据输入端； 第二个2选1模块的第一数据输入端接第一级D触发器的数据输出端，第二个2选1模块的第二数据输入端接第三级D触发器的数据输出端，第二个2选1模块的选择数据输出端接第二级D触发器的数据输入端；以此类推，第三至第N-I个2选1模块的第一数据输入端接前一级D触发器的数据输出端，第三至第N-I个2选1模块的第二数据输入端接后一级 D触发器的数据输出端，第三至第N-I个2选1模块的选择数据输出端接该级D触发器的数据输入端；第N个2选1模块的第一数据输入端接第N-I级D触发器的数据输出端，第N 个2选1模块的第二数据输入端接第一参考地，第N个2选1模块的选择数据输出端接第N级D触发器的数据输入端；第一移位寄存器模块中所有D触发器的数据输出端与PMOS体偏置电压产生模块相连；PMOS体偏置电压产生模块包括由第一分压电阻至第N-I分压电阻构成的N-I个分压电阻和由第一开关至第N开关构成的N个开关，第一分压电阻的一端同时接第二参考电源和第一开关的输入端，第一分压电阻的另一端同时接第二分压电阻的一端和第二开关的输入端；第二分压电阻的一端同时接第一分压电阻的另一端和第二开关的输入端，第二分压电阻的另一端同时接第三分压电阻的一端和第三开关的输入端；以此类推，第N-I分压电阻的一端同时接第N-2分压电阻的另一端和第N-I开关的输入端，第N-I分压电阻的另一端同时接第三参考电源和第N开关的输入端；第一开关的控制端接第一级D触发器的数据输出端，第二开关的控制端接第二级D触发器的数据输出端，以此类推，第N开关的控制端接第N级D触发器的数据输出端；所有N个开关的输出端连在一起，输出电压为所述的数控 PMOS体调制模块输出的体偏置电压；所述的数控NMOS体调制模块包括感应NMOS管、第二比较器对模块、第二移位寄存器模块和NMOS体偏置电压产生模块；其中，感应匪OS管的源端接第一参考地，感应NMOS管的栅端接共模电压，感应NMOS管的体端接数控NMOS体调制模块输出的体偏置电压，感应NMOS管的漏端与第四电阻的一端、 第二比较器对模块相连，第四电阻的另一端接第一参考电源；第二比较器对模块包括第五电阻、第六电阻、第三比较器和第四比较器；第三比较器的正输入端和第四比较器的负输入端均接感应NMOS管的漏端，第三比较器的负输入端接第五电阻的一端，第五电阻的一端同时也是第三基准电流的输入端，第五电阻的另一端接第一参考电源，第四比较器的正输入端接第六电阻的一端，第六电阻的一端同时也是第四基准电流的输入端，第六电阻的另一端接第一参考电源，第三比较器和第四比较器的时钟输入端均接所述的比较器时钟信号，第三比较器的输出端和第四比较器的输出端均与第二移位寄存器模块相连；第二移位寄存器模块包括第二 SR触发器、由第N+1级D触发器至第2N级D触发器构成的N级D触发器和由第N+1个2选1模块至第2N个2选1模块构成的N个2选1模块； 第二 SR触发器的置位端接第三比较器的输出端，第二 SR触发器的复位端接第四比较器的输出端，第二 SR触发器的数据输出端接第二移位寄存器模块中所有N个2选1模块的选择时钟输入端；第三比较器的输出端和第四比较器的输出端输出的信号进行逻辑或运算，所产生的信号再与寄存器时钟信号进行逻辑与运算，最终产生的信号接第二移位寄存器模块中所有N级D触发器的时钟输入端；N个2选1模块和N级D触发器一一对应，第N+1个2 选1模块的第一数据输入端接第一参考地，第N+1个2选1模块的第二数据输入端接第N+2 级D触发器的数据输出端，第N+1个2选1模块的选择数据输出端接第N+1级D触发器的数据输入端；第N+2个2选1模块的第一数据输入端接第N+1级D触发器的数据输出端， 第N+2个2选1模块的第二数据输入端接第N+3级D触发器的数据输出端，第N+2个2选1 模块的选择数据输出端接第N+2级D触发器的数据输入端，以此类推，第N+3至第2N-1个 2选1模块的第一数据输入端接前一级D触发器的数据输出端，第N+3至第2N-1个2选1 模块的第二数据输入端接后一级D触发器的数据输出端，第N+3至第2N-1个2选1模块的选择数据输出端接该级D触发器的数据输入端，第2N个2选1模块的第一数据输入端接第2N-1级D触发器的数据输出端，第2N个2选1模块的第二数据输入端接第一参考地，第2N 个2选1模块的选择数据输出端接第2N级D触发器的数据输入端；第二移位寄存器模块中所有D触发器的输出端与NMOS体偏置电压产生模块相连；NMOS体偏置电压产生模块包括由第N分压电阻至第2N-2分压电阻构成的N-I个分压电阻和由第N+1开关至第2N开关构成的N个开关，第N分压电阻的一端同时接第四参考电源和第N+1开关的输入端，第N分压电阻的另一端同时接第N+1分压电阻的一端和第N+2 开关的输入端；第N+1分压电阻的一端同时接第N分压电阻的另一端和第N+2开关的输入端，第N+1分压电阻的另一端同时接第N+2分压电阻的一端和第N+3开关的输入端；以此类推，第2N-2分压电阻的一端同时接第2N-3分压电阻的另一端和第2N-1开关的输入端， 第2N-2电阻的另一端同时接第五参考电源和第2N开关的输入端；第N+1开关的控制端接第N+1级D触发器的数据输出端，以此类推，第2N开关的控制端接第2N级D触发器的数据输出端，NMOS体偏置电压产生模块中所有N个开关的输出端连在一起，输出电压即为数控 NMOS体调制模块输出的体偏置电压。
2.如权利要求1所述的数控体偏置型C类反相器，其特征在于，所述的N取值为8 32。
3.如权利要求1所述的数控体偏置型C类反相器，其特征在于，所述的第一基准电流大于第二基准电流，所述的第三参考电源电压大于第二参考电源电压，所述的第三基准电流大于第四基准电流，所述的第五参考电源电压小于第四参考电源电压。
全文摘要
本发明公开了一种数控体偏置型C类反相器。本发明的数控体偏置型C类反相器包括主体C类反相器模块、数控PMOS体调制模块和数控NMOS体调制模块，其中数控PMOS体调制模块和数控NMOS体调制模块通过“参数感应-电流比较-数字控制-体偏压产生及反馈”等环节能够更加精确地控制所述的主体C类反相器模块中第一PMOS管和第一NMOS管的阈值电压、漏源电流和跨导等参数，因而大大减弱工艺偏差、电源电压扰动和温度变化对主体C类反相器模块的不利影响。本发明的数控体偏置型C类反相器适用于开关电容积分器、Sigma-Delta模数转换器等极低功耗高精度的应用场合。
文档编号H03K3/353GK102394594SQ20111025493
公开日2012年3月28日 申请日期2011年8月31日 优先权日2011年8月31日
发明者廖璐, 张泽松, 梁国, 罗豪, 虞春英, 韩晓霞, 韩雁 申请人:浙江大学